ASIC及嵌入式存储器的可测性设计技术研究

发布时间：2022-01-03 13:34

　　随着集成电路规模的不断增大,单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外,由于日益紧迫的市场要求,芯片的设计周期变得很短,大量地运用预先设计好的标准IP模块来构建芯片的方法逐渐成为主流,这样就会使集成电路的制造故障增多,同时电路的测试问题变得越来越棘手,于是提出了可测性设计。当前在一些集成电路中,出于对测试周期和全速测试的考虑,即使是运用传统的DFT（可测性设计）技术,采用基于扫描链的测试方法,也还是难以满足其测试的要求。然而,如果采用基于BIST（内建自测试）的测试技术,不但能够减少测试周期还能实现全速测试。本文通过内建自测试方法对4096点快速傅立叶变换（FFT）的专用集成电路（ASIC）进行了可测性设计。第二章介绍了几种可测性设计方法,比较了它们的特点,确定了各自的适用范围。在此基础上得到对FFT专用集成电路的可测性设计的整体方案,即采用内建自测试的方法对其中的乘法器和存储器进行可测性设计。第三章对内建自测试的各个组成部分的理论和电路结构进行了研究。第四章以FFT电路中高速的16×16位定点乘法器为例,实现了该乘法器功能电路的设计以及内建自测试电路的设计。由于在... 

【文章来源】：江南大学江苏省 211工程院校 教育部直属院校

【文章页数】：61 页

【学位级别】：硕士

【部分图文】：

取模LFSR的结构

来产生伪随机序列，也用与线性反馈移位寄存器相关的响应压缩技术。一、LFSR 用于响应压缩Frohwerk[15]通过签名分析将 LFSR 引入到响应压缩。LFSR 可以用来做压缩算法，循环冗余校验的结构，将电路的输出按照时间排序，将它排列为一个按照降序的多项输出，如果把这一多项式串行地送入到 LFSR 的低位，就相当于输入数据序列除以 L的特征多项式，那么当最后一位输入完毕，LFSR 的当前值就是余数。下面举例描述 LFSR 用在数据压缩上的应用。设一个 LFSR 的结构如图 3-4 所示[1

下面举例描述 LFSR 用在数据压缩上的应用。设一个 LFSR 的结构如图 3-4 所示[16]。图 3-4 使用 LPSR 的数据压缩从上图可以看出其特征多项式为5 3x + x + x+ 1，一串输入序列为 01010001，表示为0 1 2 3 4 5 6 70 x + 1 x + 0 x + 1 x + 0 x + 0 x + 0 x + 1 x，即数据流表达式为3 7x + x + x。假设LFSR 的初值为 000000(这里初值可以为全零)。如图 3-5 所示数据流多项式除以 LFSR 特征多项式的余数与 8 个周期后的 LFSR 中所剩的余数相同。那么在最后一位输入完毕的时候，LFSR 的状态为 01101，正是多项式的触发得到的余数。

【参考文献】：
期刊论文
[1]针对嵌入式Cache的内建自测试算法[J]. 赵学梅,叶以正,陈春旭,时锐.  计算机辅助设计与图形学学报. 2005(01)
[2]24位BOOTH乘法器核的一种有效BIST方法[J]. 方建平,郝跃,朱小安,史卫东.  微电子学. 2003(04)



本文编号：3566363