65nm工艺高性能SRAM的研究与实现

发布时间：2022-01-12 05:25

　　静态随机存储器（SRAM）是一类非常重要的存储器,广泛用于高性能微处器及片上芯片系统（SoC）中。论文基于高性能SRAM的需求,采用65nm工艺技术设计了一个容量为16Kb,双端口的高稳定性、高速及低功耗的8管SRAM。论文首先通过采用VTC蝴蝶曲线、字线电压、位线电压及N曲线电流四种方法,分析传统6管与8管存储单元的静态噪声容限,研究了自适应读写电压、负位线电压,动态字线电压及多阈值单元等相关稳定性加强技术。实验结果表明65nm工艺下8管结构比6管结构具有更高的稳定性,并且对于未来的工艺,8管存储单元具在面积与漏电流功耗方面也具有能优势。为了提高SRAM的读写速度和降低SRAM的功耗消耗,论文研究了动态译码电路与层次式位线的分体策略。针对传统动态译码电路可靠性差的问题,论文提出了三种改善方法,分别是拆分法、补偿法及延迟法,在保持高速的同时还具有更高的可靠性与更低的字线错误产生率。层次式位线的分体策略不仅提高了SRAM的读写速度,而且减小了SRAM的功耗消耗。65nm最坏环境下,采用层次式位线的8管SRAM最大延时为471ps,功耗为3.5mW,而6管SRAM的最大延时却是690ps,... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：95 页

【学位级别】：硕士

【部分图文】：

SRAM面积与容量的变化

国防科学技术大学研究生院工程硕士学位论文的脉宽必须足够窄以限制存储单元发生读破坏的时间。同时，够宽，至少要能保证在读操作时，字线开启这段时间，敏感放最小电压差，而且在写操作时能确保数据能够有足够的时间正的电压则在字线开启前已经被下拉了 100~300mV，这样在读操压的降低，存储单元中的传输 N 管源漏两端的电压差变小，相的强度，有力的保证了存储单元在读操作时不会发生读破坏情 Thin-cell 版图存储单元的版图，你不仅要保证它的功能正确，而且还要使其高，并能有效的减小互连线之间的寄生效应提高性能，最重要整性，使其便于制造，增加 SRAM 的成品率。

图 2.14 ITRS 预测的电源电压降低趋势图[60]存储单元而言，由于其读、写分开的结构，虽然电源那样受到那么多的限制，而且电源电压的降低还有利的写操作限制了它的电源电压不能等到比例缩小。因声容限，但存储结点被写入的高电平总是一定要大于则写操作时不能将存储数据翻转，无法将数据写入。电流功耗起的静态功耗问题一直都是研究者关注的重要话题，减小，导致漏电流剧增，使静态功耗开始超越动态功现代高性能片上芯片(Systems on Chip，SoC)中，超过耗的[33]。耗是闲置电路唯一的功耗来源，如果大量的晶体管处的漏电流功耗会占据整个芯片的功耗。尤其是对于手说，它们特别依赖于电池，而晶体管又长时间处于闲

【参考文献】：
期刊论文
[1]用SOI技术提高CMOSSRAM的抗单粒子翻转能力[J]. 赵凯,高见头,杨波,李宁,于芳,刘忠立,肖志强,洪根深.  信息与电子工程. 2010(01)

博士论文
[1]高性能DSP关键电路及EDA技术研究[D]. 李振涛.国防科学技术大学 2007

硕士论文
[1]抗辐照4K×32bit SRAM的研究与设计[D]. 胡明浩.电子科技大学 2010



本文编号：3584184