高速大容量数据存储与实时显示技术研究

发布时间：2022-01-22 23:52

　　高速数据采集显示系统目前已在数字存储示波器、逻辑分析仪等测试仪器中得到广泛应用。它的关键技术是高速ADC技术、数据存储和实时显示技术。对高速数据采集系统存储子系统的性能要求:一是高速性,现在高速数据采集中所用的ADC最高采样率已达到几百MSPS甚至几十GSPS的水平,这就要求采样数据存储器的速度也要与之匹配,也就是采用高速缓存:二是大容量,其原因是高速数据采集会产生巨大的数据流。所以,通常需要海量缓存来存储采样数据。在一些特殊应用中,不仅需要将采集数据存储起来,还需要将现场采集的数据以波形形式实时显示出来,以便观察设备的运行状态,检测设备故障。对于单次偶发事件的检测,系统可以在比较长的一段时间内对信号进行采集,并将采集数据存储在系统的存储器中,当存储器被存满后停止信号的采集,然后从存储区中调出波形数据逐一显示在屏幕上;而对于重复事件的检测,实时采集、实时存储和实时显示并重。既要将采集到的信号波形实时显示在屏幕上,又要把实时显示在屏幕上的波形数据完全存储起来,以便用户返回查看所有记录来搜索关心的波形。论文在分析了高速数据采集显示系统性能要求的基础上,提出了高速缓存与海量存储的存储方案,以... 

【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校

【文章页数】：76 页

【学位级别】：硕士

【部分图文】：

spanan一3A基本结构

u阳叫ata_va钊user--讯印此如la图3一19参考设计的突发读操作时序(B卜4)需要注意的是rst--dqs--div一n(输入信号)和rst--dqs--div--out(输出信号)是参考设计额外引出的一根外部环回信号，rst--dq创iv--out由控制器产生，经外部走线延迟后送给rs以q创iv--in，走线长度是DQs和CK走线长度之和，用以补偿DQS和CK在PCB走线时所带来的延迟。在将代码添加到整个系统之前需要对 DDRZSDRAM存储器部分进行硬件验证，论文采用MIG参考设计中的具有存储器校验功能的测试模块进行验证。该模块循环向存储器的某段地址发出一系列写命令写入递增数据然后将数据读回，对写入数据和读回数据进行比较，通过比较信号(led。rmr)验证控制器读写数据的正确与否

lederror图3一21硬件测试读取数据用 ChipscopePro抓取的读数据和相关控制信号时序如图3一20和图3一21所示，读写比较信号(ledeeerror)输出电平始终为低，说明存储控制器读写数据相同，硬件验证通过。chiPscopePro是兀l初以提供的片上调试工具，它将逻辑分析器、总线分析器和虚拟拍小型软件核直接插入到用户的设计中，使用户可以查看任何内部信号或节点，包括嵌入式硬或软处理器。在硬件验证通过后，把控制器代码添加到系统工程中。针对系统的功能要求，输入相应的命令到命令寄存器(包括读、写和初始化命令)，控制器模块自动产生命令和控制信号并按照存储芯片的时序要求送给 DDRZSDRAM

【参考文献】：
期刊论文
[1]基于状态机的SDRAM控制器的设计与实现[J]. 段然,樊晓桠,张盛兵,沈戈,梁婕.  计算机工程与应用. 2005(17)
[2]双通道高速实时大容量数据采集存储系统[J]. 汪立森,朱根才.  南京航空航天大学学报. 1997(02)



本文编号：3603156