基于Blackfin处理器ADSP-BF537的H.264视频编码器的实现与优化

发布时间：2022-02-15 06:16

　　本课题研究的内容是基于Blackfin处理器ADSP-BF537架构的H.264视频编码器的实现与优化。本文重点论述了视频编码器在BF537-STAMP开发平台上的实现及优化过程。论文首先对视频压缩编码原理及相关国际标准做了简要说明,然后详细介绍了H.264视频编码标准的特点、采用的新技术及针对不同应用领域的级别划分。本文论述的重点是编码器的实现和优化。在编码器的实现部分,论文首先介绍了ADSP-BF537处理器的架构及编码器的开发平台,然后阐述了编码器的原理、特性、实现流程及功能模块划分,最后介绍了编码器的移植过程,并给出了未优化前编码器各模块的运行时间比例。在编码器的优化部分,论文重点介绍了在编码器优化过程中所采用的多种优化策略和技巧,描述了在结构、代码、处理器指令等方面所采用的优化方法及相关的测试和分析。论文最后对编码器的优化结果进行了测试,总结了全文,并对下一步的工作进行了展望。 

【文章来源】：中国科学院大学(中国科学院沈阳计算技术研究所)辽宁省

【文章页数】：56 页

【学位级别】：硕士

【部分图文】：

x4块的预测模式

图 2-4 多参考帧块模式准在运动估计中采用了 7 种不同尺寸和形状的编码块模B16 × 16、MB16 × 8、MB8 × 16、SUB8 × 8、INT4 × 4、IN，一个 16×16 的帧间编码块可分割为 16×8、8×16 或 8×能进一步分割为 8×4、4×8、4×4 子块，通过运动估计每矢量。这样，在 H.264 标准中帧间编码块最多可具有 16 个偿。一般来说，大尺寸分割比较适合图像中运动均匀的区合图像中运动剧烈的区域。使用多模式编码有效解决了以准确描述块内多物体、多速度、多方向运动的困难，并且像素精度的纹理，因此有效减少了当前帧和参考帧之间的

图 3-1 ADSP-BF537 内核结构图3.1.1 存储结构ADSP-BF537 把存储器视为一个统一的 4GB 地址空间，用 32 位地址寻址。所有资源，包括内部存储器、外部存储器、PCI 地址空间和 I/O 控制寄存器都在这个统一的地址空间中独立占据各自的一段。地址空间的各部分存储器按分级结构排列（如图 3-2 所示），以提供高的性价比，用于 Cache 和 SRAM 的快速、低延迟的存储器系统离处理器最近，其他部分离处理器较远。L1 存储器是 ADSP-BF537 内核中性能最高也是最重要的存储器。通过外部总线接口单元（EBIU），片外存储器可以由 SDRAM、FLASH 和 SRAM 进行扩展可以访问超过 132MB 的物理存储器。ADSP-BF537 内核有一个专用的低延迟 64 位宽的数据通道进入 L2 SDRAM存储器。在内核 300MHz 频率下，通过此接口的峰值数据传输率达到每秒 2.4GB

【参考文献】：
期刊论文
[1]基于单指令多数据流技术的视频信息处理优化[J]. 张颖,王兴国,刘济林.  电视技术. 2003(11)
[2]视频压缩标准的新进展——H.264/MPEG-4 Part 10[J]. 李青龙.  广播与电视技术. 2003(09)
[3]基于H.264视频编码技术的研究[J]. 周敬利,金毅,余胜生,郑俊浩.  华中科技大学学报(自然科学版). 2003(08)
[4]实时图像处理系统中的DSP优化编程[J]. 田元,叶秀清,顾伟康.  电子技术. 2000(10)



本文编号：3626080