28nm SRAM编译器特征化及其优化
发布时间：2022-12-17 19:41
随着移动互联网的迅速发展,SOC作为便携式智能终端的信息处理能力和待机时间的要求也日趋提高。存储器作为SOC的重要组成,一般而言面积占整个SOC芯片面积的一半以上。尤其在高性能处理器中,SRAM占芯片的面积已经超过80%。存储器的性能对SOC芯片的影响很大。工艺尺寸的不断进步使得工艺制造出现的工艺参数的偏差越来越严重,从而促使SRAM设计更富挑战,主要表现在新的电流源模型的提出以及特征化的仿真要求。如今的SRAM设计中,越来越多的低功耗技术和高速技术被提出,比如DVFS技术、电荷泵技术等。在诸多优化技术带来诸多便利的同时,SRAM的设计周期相应也延长了,尤其在占了SRAM设计周期约三分之一时间的特征化环节中,相比于原本就耗时的SRAM设计仿真周期而言,这些优化技术无疑也增加了特征化周期和设计周期。本文主要内容和研究对象是:第一,介绍SRAM电路结构、编译器的设计流程以及特征化;第二,提出了基于关键电路的分段拓展提取时序的方法,并应用此方法对特征化时序进行提取,并与基于时延搜索的SRAM建立时间快速提取方法进行对比总结;第三,介绍SRAM编译器的特征化的主要内容,主要对表征中的时序和功耗...
【文章页数】：73 页
【学位级别】：硕士
【文章目录】：
中文摘要
abstract
第一章 绪论
1.1 引言
1.2 论文的背景与意义
1.2.1 SRAM设计过程中的问题与挑战
1.2.2 SRAM仿真工作存在的优化可能
1.3 论文的主要内容
第二章 SRAM编译器
2.1 SRAM基本原理
2.1.1 SRAM基本架构
2.1.2 SRAM存储单元
2.2 SRAM编译器
2.2.1 SRAM编译器设计流程
2.2.2 SRAM编译器实现流程
2.3 特征化
2.3.1 特征
2.3.2 实例
2.3.3 输入压摆和输出负载
2.3.4 工艺角、电压和温度
2.4 本章小结
第三章 基于关键电路的分段拓展时序优化方法
3.1 基于关键电路的分段拓展方法提取建立时间
3.1.1 关键路径分析
3.1.2 分段拓展方法
3.1.3 建立时间分析
3.1.4 应用基于简化电路的分段拓展方法提取建立时间
3.2 基于时延搜索的SRAM建立时间快速提取方法
3.2.1 传统的SRAM建立时间提取方法
3.2.2 基于时延搜索的SRAM建立时间快速提取方法
3.3 建立时间提取实验
3.4 结果分析
3.5 本章小结
第四章 基于最小二乘法的特征化优化方法
4.1 最小二乘法
4.1.1 线性回归模型
4.1.2 最小二乘法
4.1.3 算法实现
4.2 SRAM时序的特征化
4.2.1 时序数据
4.2.2 时序预测
4.3 SRAM功率的特征化
4.3.1 功率数据
4.3.2 功率预测
4.4 实验结果分析
4.5 本章小结
第五章 总结与展望
5.1 论文总结
5.2 工作展望
参考文献
攻读学位期间本人出版或公开发表的论著、论文
致谢
【参考文献】：
期刊论文
[1]大容量同步双端口SRAM的仿真方法[J]. 周云波,李晓容. 电子与封装. 2016(12)
[2]中国集成电路市场的结构性分析[J]. 冯海玉. 中国集成电路. 2016(08)
[3]Characterization of single-event multiple cell upsets in a custom SRAM in a 65 nm triple-well CMOS technology[J]. CHEN HaiYan,CHEN JianJun,YAO Long. Science China（Technological Sciences）. 2015(10)
[4]适用于编译器的高速SRAM阵列及外围设计[J]. 曹华敏,刘鸣,陈虹,郑翔,王聪,王志华. 微电子学. 2013(01)
硕士论文
[1]基于28nm工艺低电压SRAM单元电路设计[D]. 关立军.安徽大学 2017
[2]应用于Cache的65nm高速SRAM设计[D]. 胡玉青.苏州大学 2016
[3]高速低功耗SRAM的设计与实现[D]. 周全.国防科学技术大学 2013
[4]SRAM的动态故障测试研究[D]. 钱榴源.南京航空航天大学 2012
[5]SRAM时序信息提取技术研究[D]. 黄雪维.浙江大学 2010
[6]基于Memory Compiler实现0.25微米高性能SRAM之设计方法[D]. 方龙洋.上海交通大学 2007
本文编号：3720532
【文章页数】：73 页
【学位级别】：硕士
【文章目录】：
中文摘要
abstract
第一章 绪论
1.1 引言
1.2 论文的背景与意义
1.2.1 SRAM设计过程中的问题与挑战
1.2.2 SRAM仿真工作存在的优化可能
1.3 论文的主要内容
第二章 SRAM编译器
2.1 SRAM基本原理
2.1.1 SRAM基本架构
2.1.2 SRAM存储单元
2.2 SRAM编译器
2.2.1 SRAM编译器设计流程
2.2.2 SRAM编译器实现流程
2.3 特征化
2.3.1 特征
2.3.2 实例
2.3.3 输入压摆和输出负载
2.3.4 工艺角、电压和温度
2.4 本章小结
第三章 基于关键电路的分段拓展时序优化方法
3.1 基于关键电路的分段拓展方法提取建立时间
3.1.1 关键路径分析
3.1.2 分段拓展方法
3.1.3 建立时间分析
3.1.4 应用基于简化电路的分段拓展方法提取建立时间
3.2 基于时延搜索的SRAM建立时间快速提取方法
3.2.1 传统的SRAM建立时间提取方法
3.2.2 基于时延搜索的SRAM建立时间快速提取方法
3.3 建立时间提取实验
3.4 结果分析
3.5 本章小结
第四章 基于最小二乘法的特征化优化方法
4.1 最小二乘法
4.1.1 线性回归模型
4.1.2 最小二乘法
4.1.3 算法实现
4.2 SRAM时序的特征化
4.2.1 时序数据
4.2.2 时序预测
4.3 SRAM功率的特征化
4.3.1 功率数据
4.3.2 功率预测
4.4 实验结果分析
4.5 本章小结
第五章 总结与展望
5.1 论文总结
5.2 工作展望
参考文献
攻读学位期间本人出版或公开发表的论著、论文
致谢
【参考文献】：
期刊论文
[1]大容量同步双端口SRAM的仿真方法[J]. 周云波,李晓容. 电子与封装. 2016(12)
[2]中国集成电路市场的结构性分析[J]. 冯海玉. 中国集成电路. 2016(08)
[3]Characterization of single-event multiple cell upsets in a custom SRAM in a 65 nm triple-well CMOS technology[J]. CHEN HaiYan,CHEN JianJun,YAO Long. Science China（Technological Sciences）. 2015(10)
[4]适用于编译器的高速SRAM阵列及外围设计[J]. 曹华敏,刘鸣,陈虹,郑翔,王聪,王志华. 微电子学. 2013(01)
硕士论文
[1]基于28nm工艺低电压SRAM单元电路设计[D]. 关立军.安徽大学 2017
[2]应用于Cache的65nm高速SRAM设计[D]. 胡玉青.苏州大学 2016
[3]高速低功耗SRAM的设计与实现[D]. 周全.国防科学技术大学 2013
[4]SRAM的动态故障测试研究[D]. 钱榴源.南京航空航天大学 2012
[5]SRAM时序信息提取技术研究[D]. 黄雪维.浙江大学 2010
[6]基于Memory Compiler实现0.25微米高性能SRAM之设计方法[D]. 方龙洋.上海交通大学 2007
本文编号：3720532
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/3720532.html
