基于可重构专用处理器的FIR类算法实现
发布时间：2017-05-17 00:10
本文关键词：基于可重构专用处理器的FIR类算法实现，，由笔耕文化传播整理发布。
【摘要】：随着集成电路的发展,人们逐渐对芯片系统性能和操作灵活性的要求越来越高,以通用性和灵活性为代表的微处理器计算模式和以高性能为代表的ASIC计算模式不能同时满足性能和灵活性的要求,此时可重构计算应运而生,它符合半导体产品发展规律,不仅能满足性能要求,也满足对于灵活性的要求,而且其性能和灵活性相对于ASIC计算模式和微处理器计算模式都有一定的提高,因此未来芯片发展趋势将会是可重构模式。本论文介绍了一款可重构专用处理器,通过粗粒度的准动态配置方式改变基本运算单元的拓扑结构和互连关系,以资源复用的方式实现多种算法类型的硬件加速。基于此可重构处理器完成对FIR类算法的设计实现,其中包括复数FIR、实数FIR、复数多普勒和实数多普勒四个算法。上述四个算法的运算为乘累加操作,因此设计了乘累加器,该乘累加器由流水级数都为4的1个的乘法器和2个加法器组成,该乘-累加器可以支持阶数M≥8的乘累加流水操作,其中第一个数延时为2(M+4)个周期,后续每个数的延时为M个周期,它的结果数据延时与乘法器和加法器的延时是无关的,比直接型乘累加器运算性能提高了约4倍。该乘法器可应用于许多计算和工程应用中,如数字信号处理中滤波器、卷积和各种矩阵运算,实现了一个周期完成一次乘、加运算。根据算法的特性对可重构处理器的运算资源和存储资源进行高效合理分配,实现算法流水并行操作,其中复数FIR采用4路并行,支持乒乓操作,实数FIR采用支持16路并行,不支持乒乓操作,这两种算法可完成点数范围为16-128K、阶数范围为16～128的任意点和任意阶的运算；复数多普勒采用4路并行,支持乒乓操作,可完成点数范围为16-128K、阶数范围为16～128的任意点和任意阶的运算,实数多普勒采用8路并行,不支持乒乓操作,可完成点数为8-128K范围内任意偶数点、阶数为8～128范围内任意阶的运算。对于并行化效率,四种算法基本在99%以上,且算法的误差数量级仅为10-8。总体而言本设计有并行化效率高以及误差小的优点。
【关键词】：可重构计算 并行化 乘累加器 FIR算法 多普勒FIR滤波器组 UVM验证方法学
【学位授予单位】：南京大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
【目录】：
- 摘要4-6
- ABSTRACT6-13
- 第1章 绪论13-24
- 1.1 课题背景13-15
- 1.2 可重构计算15-21
- 1.2.1 可重构计算的定义15-16
- 1.2.2 三种计算模式比较(ASIC、可重构、微处理器计算模式)16-18
- 1.2.3 可重构计算分类18-21
- 1.3 课题来源21-22
- 1.4 论文组织结构22-24
- 第2章 可重构处理器核架构24-38
- 2.1 系统整体架构及其工作方式24-26
- 2.2 可重构专用处理器核26-35
- 2.2.1 主控制器26-29
- 2.2.2 重构控制器29-30
- 2.2.3 存储器30-31
- 2.2.4 可重构计算阵列31-34
- 2.2.5 DMA34-35
- 2.3 重构实现流程35-38
- 第3章 基于RASP的FIR算法设计38-54
- 3.1 FIR数字滤波器38-39
- 3.2 资源分析39-43
- 3.2.1 内存资源39-40
- 3.2.2 运算资源40-43
- 3.2.2.1 复数乘法器40-42
- 3.2.2.2 复数加法器42-43
- 3.3 FIR控制器功能设计43-53
- 3.3.1 复数FIR控制器43-49
- 3.3.1.1 控制模块44-47
- 3.3.1.2 地址产生单元47
- 3.3.1.3 运算模块——复数乘累加器47-48
- 3.3.1.4 选择器48-49
- 3.3.2 实数FIR控制器49-53
- 3.3.2.1 控制模块50-51
- 3.3.2.2 地址产生单元51-52
- 3.3.2.3 运算模块——实数乘累加器52-53
- 3.4 小结53-54
- 第4章 基于RASP的多普勒FIR滤波器组设计54-65
- 4.1 多普勒FIR滤波器组54-55
- 4.2 多普勒FIR控制器功能设计55-64
- 4.2.1 复数多普勒设计55-60
- 4.2.1.1 数据搬运56-57
- 4.2.1.2 控制模块57-59
- 4.2.1.3 地址产生单元59
- 4.2.1.4 运算模块59
- 4.2.1.5 选择器59-60
- 4.2.2 实数多普勒设计60-64
- 4.2.2.1 数据搬运61
- 4.2.2.2 控制模块61-62
- 4.2.2.3 地址产生单元62-64
- 4.2.2.4 运算模块64
- 4.3 小结64-65
- 第5章 仿真验证与实验结果65-76
- 5.1 仿真验证65-70
- 5.1.1 UVM验证65-67
- 5.1.2 FPGA验证67-70
- 5.2 实验结果70-75
- 5.2.1 功能性验证71-72
- 5.2.2 设计覆盖率72-73
- 5.2.3 并行化分析73-75
- 5.3 小结75-76
- 第6章 总结与展望76-78
- 6.1 总结76-77
- 6.2 工作展望77-78
- 参考文献78-82
- 硕士期间参与的项目与主要成果82-83
- 致谢83-84
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本文编号：372191
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