多核处理器时钟分布技术研究

发布时间：2023-02-19 16:46

　　稳定可靠的时钟是所有时序器件正常工作的基础,也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗,低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前ASIC设计流中,时钟树通常由EDA工具在各约束下自动综合产生,全局时钟偏斜,传输延迟,跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束,加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路DLL和SMD相比,新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐,并集成到在ASIC设计流程中;可以在多周期延迟路径上正常工作,同时接受任意占空比时钟信号的输入。以90nm工艺条件下全定制设计流程为基础,说明了NSMD的结构与操作方式。针对新设计目标,对关键部件进行了优化与结构改进,使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对NSMD特殊的验证要求,通过将时钟驱动器抽象成行为级模型,利用Verilog-AMS与网表混合模拟的方式...

【文章页数】：87 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 研究背景和意义
        1.1.1 研究背景
        1.1.2 研究意义
    1.2 课题研究主要工作与成果
    1.3 本文结构
第二章 时钟概念以及研究背景
    2.1 时钟定义及概念
        2.1.2 时钟信号与时序
        2.1.3 时钟信号与芯片功耗
        2.1.4 时钟信号完整性
    2.2 时钟分布网络
        2.2.1 时钟网络拓扑结构
        2.2.2 处理器时钟分布范例
    2.3 去偏斜电路设计
        2.3.1 同步镜像延迟线
        2.3.2 时钟偏斜调整电路小结
    2.4 小结
第三章 X 处理器时钟分布技术综述
    3.1 全局时钟分布网络
    3.2 自动时钟树综合
        3.2.1 时钟树综合原理
        3.2.2 局部时钟偏斜规划
        3.2.3 时钟树综合策略
        3.2.4 标准设计约束
        3.2.5 CTS 设计约束
    3.3 插入时钟偏斜调整单元
    3.4 小结
第四章 去偏斜单元NSMD 的实现
    4.1 NSMD 综述
    4.2 INPUTBUFFER 与DUMMYINPUTBUFFER
    4.3 延迟线DELAYLINE
        4.3.1 测量延迟线MDL
        4.3.2 测量操作原理
        4.3.3 DFF 的实现
        4.3.4 控制电路CC
        4.3.5 可变延迟线VDL
    4.4 二次采样问题
    4.5 外围控制电路
        4.5.1 挂起电路Supend
        4.5.2 多选开关电路Switch
    4.6 NSMD 时序操作图
    4.7 LEF 视图的抽取
    4.8 小结
第五章模拟与验证结果
    5.1 行为级模型模拟
    5.2 基于VERILOG-AMS 的混合模拟
    5.3 不同工作条件下的模拟结果
    5.4 版图后模拟结果
    5.5 不同输入信号模拟结果
    5.6 小结
第六章工作总结与展望
    6.1 工作总结
    6.2 工作展望
致谢
参考文献
作者在学期间取得的学术成果



本文编号：3746587