一种RISC处理器性能模型的设计与实现

发布时间：2017-05-18 17:01

  本文关键词：一种RISC处理器性能模型的设计与实现，由笔耕文化传播整理发布。

【摘要】：目前处理器设计越来越复杂,如何在有限的时间里对处理器进行有效的设计是摆在处理器设计人员面前的一个重要的问题。体系结构模拟器是目前处理器设计过程中流行的工具。本文面向一种RISC处理器,在GEM5模拟器的基础上开发了该RISC处理器的性能模型,并采用SPEC标准测试程序对处理器的性能进行了评估。本文的主要贡献和创新点如下:1.针对一种RISC处理器的流水线和功能部件进行了详细的模拟,包括分支预测部件、寄存器文件、保留站、寄存器相关、存储器相关以及多端口cache部件。2.研究了通过采用复杂的分支预测器和多端口cache技术来提高处理器性能的方法。研究表明,采用局部与全局的分支预测策略后,处理器性能比只采用全局分支预测提高6.52%的性能。采用多体cache实现的伪多端口比真正的多端口的性能低1.64%。3.通过改善物理寄存器的组织方式和Tomasulo算法可以获得处理器性能的提升。物理寄存器的组织采用了32位和64位两种组织方式,采用32位寄存器的处理器的性能要比64位寄存器性能高0.20%。对比集中式Tomasulo算法,分布式Tomasulo算法对IEW段的阻塞程度要明显下降,性能上要高2.55%。
【关键词】：体系结构模拟器 性能模拟 GEM5 RISC
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
【目录】：

• 摘要9-10
• ABSTRACT10-11
• 第一章 绪论11-17
• 1.1 引言11-12
• 1.2 模拟器研究的意义12-13
• 1.3 模拟器开发的挑战13-14
• 1.4 本文的主要工作14
• 1.5 论文结构14-17
• 第二章 体系结构模拟器介绍17-27
• 2.1 处理器性能评估方法的发展17-18
• 2.2 模拟器的分类18-20
• 2.3 模拟技术20-21
• 2.4 国际主流体系结构模拟器21-26
• 2.4.1 Simple Scalar21
• 2.4.2 LSE21-22
• 2.4.3 Simics22-24
• 2.4.4 GEM524-26
• 2.5 本章小结26-27
• 第三章 核心流水线的模拟27-39
• 3.1 目标RISC处理器流水线简介27
• 3.2 取指段27-31
• 3.3 译码段31-32
• 3.4 重命名段32-34
• 3.5 IEW段34-37
• 3.5.1 指令分派34-35
• 3.5.2 指令“发射”35-37
• 3.6 提交段37-38
• 3.7 本章小结38-39
• 第四章 流水线部件模拟39-51
• 4.1 分支预测器39-42
• 4.2 物理寄存器42-43
• 4.3 指令的发射与执行43-50
• 4.3.1 指令发射43-45
• 4.3.2 读写端口竞争45-46
• 4.3.3 相关46-50
• 4.4 本章小结50-51
• 第五章 实验数据分析51-61
• 5.1 实验环境51-52
• 5.2 模拟器验证52-53
• 5.3 模拟器性能评估53-54
• 5.4 分支预测器性能分析54-56
• 5.5 寄存器性能分析56-57
• 5.6 Tomasulo算法性能分析57-59
• 5.7 多端口cache性能分析59-60
• 5.8 本章小结60-61
• 第六章 结束语61-62
• 6.1 工作总结61
• 6.2 展望61-62
• 致谢62-63
• 参考文献63-66
• 作者在学期间取得的学术成果66

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