高性能浮点乘加部件的研究与实现

发布时间：2023-05-11 03:50

　　浮点融合乘加(MAF)算法复杂,逻辑实现延迟长,规模大,已成为高性能处理器的瓶颈之一,研究高性能的浮点MAF已成为国内外热点。实现功能正确、验证充分、可复用、具有自主知识产权的高性能浮点MAF对提高处理器的性能、缩短研制时间具有重要意义。 本文以低延迟双精度MAF为基础,以无中断机制和软件协处理(SWA)为应用背景,高频率、面积小、兼容IEEE 754-85为目标,在以下方面进行了深入研究: 1.算法上,改进了低延迟MAF的算法以支持非规格化数;提出了有符号整数补码的舍入算法。 2.结构上,采用8站全流水结构,设计了64位乘法器、符号探测器和LZA,提出了支持非规格化数的结构和浮点舍入电路。 3.共享硬件,MAF实现了浮点乘加、浮点数规格化、浮化整、整化浮等操作,提出了浮点取小指令及其实现方式。 4.测试方面,通过了IEEE CC754、特殊、边界和随机向量的测试,超越函数和系统程序的测试,及一致性验证。 5.采用全定制优化了64位乘法器、对阶移位器、符号探测器和LZA等关键路径上的子部件。 本文完成了MAF软IP核设计,包括行为级模型、高覆盖率的测试向量集、指令集描述、高性能的可综合...

【文章页数】：92 页

【学位级别】：硕士

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摘要
ABSTRACT
第一章 绪论
    1.1 国内外研究概况
        1.1.1 浮点加法器
        1.1.2 浮点乘法器
        1.1.3 浮点融合乘加及现状
    1.2 研究与实现意义
    1.3 研究内容及目标
    1.4 论文的贡献及结构
第二章 低延迟浮点乘加的全流水结构与实现
    2.1 应用环境、设计目标及实现指令
    2.2 低延迟浮点乘加部件总体结构
    2.3 对阶移位的实现
    2.4 尾数乘的实现
    2.5 符号探测器的实现
    2.6 前导位预测(LZA)
        2.6.1 支持非规格化运算的LZA位宽
        2.6.2 LZA预编码与编码树
        2.6.3 LZA预测并行修正
    2.7 规格化移位和非规格化处理
    2.8 双加舍入
    2.9 符号位和指数通路的实现
    2.10 低延迟浮点乘加的全流水实现
    2.11 小结
第三章 各指令及异常在浮点乘加部件中的实现
    3.1 浮点乘加指令的实现
    3.2 64位有无符号整数乘的实现
    3.3 浮点规格化操作的实现
    3.4 浮点数转换为整数的实现
    3.5 整数转换为浮点数的实现
    3.6 取浮点数的小数部分的实现
    3.7 异常的实现
    3.8 小结
第四章 模拟验证与综合优化
    4.1 浮点乘加模拟验证的方法与目的
    4.2 IEEE754-85对浮点设计的要求及测试向量的产生方法
    4.3 浮点乘加部件的模拟验证准备和验证层次
        4.3.1 模拟验证前的准备
        4.3.2 模块级测试
        4.3.3 流水线级测试
        4.3.4 系统和指令级测试
    4.4 模拟验证的内容和结论
    4.5 综合优化策略
    4.6 浮点融合乘加的综合结果
    4.7 小结
第五章 低延迟浮点乘加尾数通路的全定制设计
    5.1 对阶移位器的全定制设计
    5.2 部分积累加单元的全定制设计
    5.3 部分积的产生单元的全定制设计
    5.4 符号探测器的电路实现
    5.5 LZA及规格化移位器的电路实现
    5.6 小结
第六章 结束语
致谢
参考文献
作者在学期间取得的学术成果



本文编号：3814100