USB3.0物理层数字部分的设计与验证

发布时间：2017-05-20 14:22

  本文关键词：USB3.0物理层数字部分的设计与验证，由笔耕文化传播整理发布。

【摘要】：近年来,USB(通用串行总线)作为一种标准的传输接口,应用十分广泛。自从2008年11月首次发布USB3.0规范以来,国外诸多厂商迅速推出解决方案。厂商的大力支持使其在便携式快速存储、大数据高速传输等领域占据非常重要的地位,展现出强大的竞争力；而纵观国内,却鲜有自主知识产权的USB3.0解决方案。因此,设计并实现自主的USB3.0芯片具有十分重要的意义。与前几个版本的USB规范相比,USB3.0的性能得到显著提升：高达5Gbps的传输速率相对于前一代整整提升了10倍。高性能、低功耗是当前的芯片设计的主流思想,如何在USB3.0电路设计中实现性能与功耗的平衡,是设计者需面对的重点和难点。物理层位于USB3.0硬件架构的最底层。发送电路可对并行数据进行加扰、编码以及串行化处理,输出串行信号；接收电路可从串行信号中提取时钟,经过去串行化、符号同步与弹性缓冲电路,得到稳定的数据流,然后采取解码、解扰处理,恢复为并行数据送至链路层。本文针对USB3.0规范的要求,通过对物理层特点进行研究与分析,对其中的数字部分进行了设计；除收发通道外,还对链路训练、环回控制以及误码率测试(BERT)等电路进行了设计和验证。文中使用SMIC40nm工艺的标准逻辑单元库,经过Design Complier (DC)逻辑综合,结果表明物理层的数字部分电路能够稳定工作在500MHz的频率,满足设计要求。本文涉及的工作内容主要包含以下三大部分：(1)在研究USB3.0规范的基础上,认真分析物理层的结构与设计指标,实现物理层整体架构的规划：根据电路实现的功能,将数字部分划分为发送通道、接收通道、通道管理以及链路训练四个部分；(2)使用Verilog语言对各部分电路进行RTL (Register Transfer Level)级功能描述,采用模块化的思想进行电路设计;详细介绍关键电路的工作原理与设计方案,并对设计中需注意的难点问题提出有效的解决方案；(3)采用ModelSim对各部分电路进行详尽的功能仿真：选用VC709Connectivity Kit (VC709连接功能套件)搭建硬件测试平台并进行板级验证。为提升测试数据的灵活性,使用上下位机联合的结构进行测试：上位机通过串口连接内置微控制器,从而实现电脑与FPGA的数据交互,验证数字部分电路的无差错传输测试。
【关键词】：USB3.0物理层 多相位 8b/10b BERT 链路训练
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP334.7
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 第1章 绪论11-15
• 1.1 课题背景11-12
• 1.2 研究现状及内容12-13
• 1.3 组织结构13-15
• 第2章 USB3.0规范的研究15-29
• 2.1 USB3.0物理结构15-17
• 2.2 USB3.0物理层整体架构17-18
• 2.3 USB3.0特殊控制码18-19
• 2.4 发送电路功能19-22
• 2.4.1 加扰规则19-20
• 2.4.2 8b/10b编码规则20-22
• 2.4.3 串行化22
• 2.5 接收电路功能22-25
• 2.5.1 时钟恢复23-24
• 2.5.2 符号同步24
• 2.5.3 弹性缓冲24-25
• 2.5.4 8b/10b解码规则25
• 2.5.5 解扰规则25
• 2.6 数字部分测试模式25-27
• 2.6.1 环回测试模式26
• 2.6.2 误码率测试模式26-27
• 2.7 物理层链路训练27-28
• 2.8 本章小结28-29
• 第3章 物理层数字部分前端设计29-63
• 3.1 数字部分的设计指标29
• 3.2 整体架构设计29-32
• 3.2.1 接口概述29-30
• 3.2.2 数字部分功能电路划分30-32
• 3.3 电路功耗的定性分析32
• 3.4 发送通道电路设计32-44
• 3.4.1 加扰电路32-35
• 3.4.2 8b/10b编码电路35-39
• 3.4.3 并转串电路39-44
• 3.5 接收通道电路设计44-54
• 3.5.1 串转并电路44-45
• 3.5.2 符号同步电路45-47
• 3.5.3 弹性缓冲电路47-49
• 3.5.4 8b/10b解码电路49-53
• 3.5.5 解扰电路53-54
• 3.6 通道管理电路设计54-59
• 3.6.1 SKP序列生成电路54-56
• 3.6.2 环回控制电路56-57
• 3.6.3 误码测试电路57-59
• 3.7 链路训练管理电路设计59-61
• 3.7.1 TSEQ训练电路59-60
• 3.7.2 TS1/TS2训练电路60-61
• 3.8 本章小结61-63
• 第4章 数字部分仿真与验证63-85
• 4.1 RTL级仿真64-76
• 4.1.1 Xilinx仿真库的编译64-65
• 4.1.2 收发通道仿真65-73
• 4.1.3 链路训练功能仿真73-75
• 4.1.4 BERT测试仿真75-76
• 4.2 逻辑综合76-78
• 4.3 FPGA平台仿真验证78-84
• 4.3.1 硬件平台的搭建78-81
• 4.3.2 ChipScope工具81
• 4.3.3 板级仿真验证81-84
• 4.4 本章小结84-85
• 第5章 总结与展望85-87
• 5.1 总结85-86
• 5.2 展望86-87
• 参考文献87-89
• 致谢89-91
• 在读期间发表的学术论文与参与项目91

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