计算机直接制版机数据适配卡的研究

发布时间：2017-05-21 18:20

  本文关键词：计算机直接制版机数据适配卡的研究，由笔耕文化传播整理发布。

【摘要】：发排卡处于PC(personal)端和输出设备之间，是印刷行业中非常重要的设备[1]。近些年来，CTP(computer-to-plate)设备使用的发排卡大多为PCI(Peripheral Computer Interface,计算机外围接口)发排卡。然而随着计算机的不断发展，使用PCI发排卡会带来多方面的实际问题，如PCI发排卡需要匹配一定性能的计算机主板、数据线很长并且重，经常会出现发排卡与设备电路板之间接触不好的现象；另外一个主要的原因是由于市场竞争激烈，发排卡的核心技术为国外少数专业公司所垄断，因此，很多企业不得不针对自己公司的CTP设备来定制他们自己的发排卡，这样就提高了产品的生产成本。为此迫切需要研发一种与PC机的型号和所采用的操作系统无关的发排卡，以满足企业自身发展、提升市场竞争力的需求。 目前，在印刷业还有部分企业还在使用计算机外围接口的发排卡；而有一部分CTP厂商已经自己研发并投入使用了USB发排卡。USB发排卡因其高速，方便，支持热插拔等优点而倍受欢迎；还有极少一部分CTP厂商已经开始使用网络发排卡。和USB发排卡相比，网口发排卡有很强大的组网能力，在分布式发排印刷领域具有广泛的应用前景和迫切的应用需求；但是由于网络发排卡技术引入迟、并且开发难度高，仅有很少的厂家开始使用。 针对高速网络发排卡的应用需求，本文设计了一款基于FPGA[2](Field-Programmable GateArray，，即现场可编程门阵列)芯片与千兆以太网口相结合同时外加大容量存储SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)芯片的发排卡。在深入分析了以太网物理层和FPGA的通信原理，以太网数据帧结构、SDRAM工作原理基础上，系统的开展了PHY与FPGA的接口设计，FPGA的内部逻辑设计和数据传输协议设计，SDRAM配置与访问控制设计等等。在所设计的系统中，对物理层的数据处理和通信通过使用千兆PHY芯片88E1111来完成；在FPGA的设计中，涉及到与PHY接口的设计如GMII,RGMII，对数据包的识别、打包、解包，对数据的存储、对SDRAM的访问控制、和上位机通信协议的设计、CRC校验、和CTP设备的接口设计等各功能模块的设计。 本系统使用Verilog硬件描述语言进行设计，结合Altera公司的Quartus II11.0开发平台、以及Modelsim仿真软件实现对各模块代码的设计编写，功能仿真，以及布局布线；通过在线调试工具SignalTap逻辑分析仪对系统各功能模块进行验证，最终在开发板上进行板级设计、制作、调试与验证。 实验结果表明，所设计制造的千兆网口数据发排卡实现了原有PCI发排卡的功能，在对系统的适应性、传输速度、未来的组网能力等方面具有明显的优势。各项参数指标达到预期的要求，且系统的开发成本低，周期短，可应用于其他的类似电子系统的设计。
【关键词】：发排卡 FPGA CTP Verilog 以太网数据帧
【学位授予单位】：杭州电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP334.7
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 绪论10-15
• 1.1 研究目的及意义10-11
• 1.2 CTP 系统简介11-12
• 1.2.1 发排卡在印刷流程中的位置11
• 1.2.2 CTP 系统构成11-12
• 1.3 国内外发展状况及存在的问题12-13
• 1.4 论文的主要工作和内容安排13-15
• 第二章 网络发排卡的理论基础15-20
• 2.1 千兆以太网基础简介15-17
• 2.1.1 以太网协议参考模型15-16
• 2.1.2 物理层技术16-17
• 2.1.3 物理层技术17
• 2.2 生成 FCS 序列的算法17-18
• 2.3 锁相环技术18-19
• 2.4 SDRAM 基本概念19
• 本章小结19-20
• 第三章 发排卡系统框架设计20-28
• 3.1 网络发排卡技术需求分析20-22
• 3.2 系统方案设计22-24
• 3.2.1 系统功能原理22
• 3.2.2 系统各功能模块划分22-24
• 3.2.3 系统的数据传输流程24
• 3.3 芯片选型24-27
• 3.3.1 FPGA 器件选型25-26
• 3.3.2 物理芯片选型26
• 3.3.3 SDRAM 选型26-27
• 本章小结27-28
• 第四章 系统各模块功能实现28-68
• 4.1 FPGA 的设计流程28-29
• 4.2 Signal Tap 逻辑分析仪简介29-32
• 4.3 以太网数据帧解析模块设计32-41
• 4.3.1 媒体无关接口简介32-34
• 4.3.2 媒体无关接口设计与测试34-35
• 4.3.3 本系统数据帧格式35
• 4.3.4 模块程序设计35-36
• 4.3.5 模块验证36-41
• 4.4 一级二级缓存控制模块设计41-42
• 4.4.1 异步 FIFO 简介41-42
• 4.4.2 一级异步 FIFO 缓存模块设计42
• 4.4.3 二级异步 FIFO 缓存模块设计42
• 4.5 SDRAM 数据缓存模块设计42-57
• 4.5.1 SDRAM 的内部基本操作42-46
• 4.5.2 SDRAM 控制器设计46-50
• 4.5.3 模块验证50-57
• 4.6 命令回传模块设计与测试57-63
• 4.6.1 数据帧格式定义57
• 4.6.2 模块设计57-58
• 4.6.3 模块验证58-63
• 4.7 并口数据输出控制模块实现63-64
• 4.8 上位机软件简介64-65
• 4.9 系统设计中的问题及解决方法65-66
• 4.10 系统整体测试66-67
• 本章小结67-68
• 第五章 结束语68-69
• 致谢69-70
• 参考文献70-76

【参考文献】

中国期刊全文数据库 前10条

1 谢文华;高文华;;FPGA异步FIFO设计中的问题与解决办法[J];单片机与嵌入式系统应用;2009年08期

2 徐海铭;程月东;刘荣林;陶建中;于宗光;;高速异步FIFO设计[J];电子与封装;2009年06期

3 王海芹;汪生燕;边雪清;;OSI参考模型与TCP/IP协议模型的比较[J];青海国土经略;2009年05期

4 童子权;贾俊;;采用FPGA的高速数据采集系统[J];国外电子测量技术;2008年12期

5 王海华;;SignalTap Ⅱ在FPGA系统调试中的应用[J];黄石理工学院学报;2009年02期

6 刘宇;王艳;周小刚;;一种MII/RMII/SMII可复用以太网接口收发器IP核设计[J];中国集成电路;2011年08期

7 范忠;张红梅;;模拟鉴相器在锁相环中应用[J];机床电器;2010年06期

8 吴士萍,车娟,黄君凯;基于Verilog的循环冗余校验(CRC)的实现[J];暨南大学学报(自然科学与医学版);2004年01期

9 王皑;佘丹妮;;基于EP2C8Q208C8型FPGA等精度频率测量仪设计[J];计算技术与自动化;2012年01期

10 孙秀桂;张洪斌;张树朝;;基于LabVIEW的软件数字锁相环实现[J];科学技术与工程;2010年01期

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1 裴科;PRSoC三层服务架构及其URAP协议研究[D];太原理工大学;2010年

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本文编号：384454