数据Cache静态存储体设计

发布时间：2023-11-06 20:09

　　高速缓冲器(Cache)作为微处理器内核的关键部件,它的访问速度、可靠性和功耗已成了衡量微处理器性能的重要指标。随着应用需求的不断提高,对数据Cache的性能要求越来越高,实现其高速低功耗的设计是当前研究的一个难题。 本文深入研究了数据Cache的工作机制,分析了静态存储体设计技术。基于0.18μm标准CMOS工艺,设计了数据Cache静态存储体部件。它作为数据Cache的核心部件,主要负责数据的存储,其性能参数决定了数据Cache的总体性能。 本文的主要研究内容包括: 1.研究设计了存储体的分体结构和存储单元阵列,实现了128组、四路组相联结构。 2.研究设计了外围电路,主要包括预充电路、译码器、差分放大器和写入控制逻辑。 3.从减小延迟、抑制串扰、模块重复调用、结构紧凑等方面进行了版图布局优化设计。 4.优化的电路设计,减少了存储体读、写操作时不必要功耗的产生。这些不必要的功耗主要包括:读操作时不必要的差分放大器工作功耗;写操作时不必要的位线功耗。 本文设计的结构在常温、工作频率为300MHz的条件下,进行了版图级模拟,结果为:静态存储体的数据写入最长延迟为1.0ns,读出最长延迟...

【文章页数】：79 页

【学位级别】：硕士

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摘要
ABSTRACT
第一章 绪论
    1.1 选题背景
    1.2 课题研究的内容、成果和意义
    1.3 本文的组织结构
第二章 Cache设计技术
    2.1 通用微处理器Cache概述
    2.2 Cache的工作原理
    2.3 数据Cache的组织结构
    2.4 本章小结
第三章 数据Cache静态存储体逻辑电路设计和验证
    3.1 存储阵列
    3.2 数据读写电路设计
    3.3 SRAM存储单元
    3.4 预充电路设计
    3.5 译码器设计
        3.5.1 译码器逻辑电路图设计
        3.5.2 译码器的版图布局
        3.5.3 译码器尺寸确定
    3.6 差分放大器设计
    3.7 逻辑模拟验证
    3.8 本章小结
第四章 SRAM存储体的版图设计和验证
    4.1 版图设计规则概述
    4.2 版图整体布局规划
    4.3 SRAM存储单元版图设计
    4.4 第二级译码电路版图设计
    4.5 数据读出电路版图设计
    4.6 一位数据读写通路版图设计
    4.7 版图模拟验证
    4.8 本章小结
第五章 SRAM存储体设计优化
    5.1 读操作电路设计优化
    5.2 写操作电路优化设计
    5.3 版图设计和模拟验证
第六章 结束语
    6.1 全文的工作总结
    6.2 工作展望
致谢
攻读硕士期间发表的论文
参考文献



本文编号：3861188