抗工艺变化的SRAM时序控制电路技术

发布时间：2017-05-22 21:01

  本文关键词：抗工艺变化的SRAM时序控制电路技术，由笔耕文化传播整理发布。

【摘要】：随着静态随机存取存储器(SRAM)在移动互联网等不仅需要数据快速存取而且追求低功耗的应用领域的不断拓展,人们对宽电压低功耗SRAM的需求也会随之不断增长。采用先进工艺制程和动态电压频率调节技术(DVFS)是移动换联网芯片为达到高性能和低功耗而普遍采用的方式。然而随着半导体工艺的不断进步,器件的工艺变化呈现不断增大的趋势,在低电压下将会更加显著。工艺变化的增大会给宽电压低功耗SRAM的设计带来许多新的问题与挑战,其中一个重大的问题就是随着SRAM读写裕度不断增大会造成SRAM的性能出现严重下降,并导致额外的功耗浪费。针对这一问题,本文深入研究了工艺变化对宽电压低功耗SRAM设计的影响并提出一种更有效消除该影响的技术。本文的主要研究工作如下： 找出SRAM电路中的关键路径,即时序控制电路。分析时序控制电路在宽电源电压下受工艺变化影响情况,基于分析结果,得出工艺变化对SRAM性能及功耗的影响。对已有的几种改进的时序控制电路的设计方法进行详细分析,指出各种技术存在的不足,并在SMIC65nm工艺下对以上几种设计方法进行仿真比较。 本论文创造性的提出了一种抗工艺变化的多级并行复制位线累加技术(MPRDA),并对该技术的原理,电路实现和工作原理进行了详细的分析。通过对其原理分析可知该技术可以实现在整个工作电源电压范围内均获得最优的位线放电时间,从而缩短SRAM时钟周期,并降低工作功耗。为了验证该技术原理的有效性,通过对提出的MPRDA技术进行仿真分析,并和已有技术进行对比,得出其具有最小工艺变化值,从而存取时间和功耗都会得到改善,特别是在低电压下,如在0.8V电压下,工艺变化减小了78%,存取时间改善了21%,功耗降低了13%。
【关键词】：SRAW 工艺变化 宽电压 低功耗 时序控制电路 移动互联网
【学位授予单位】：安徽大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要3-4
• Abstract4-8
• 第1章 绪论8-16
• 1.1. 研究背景及意义8-11
• 1.2. SRAM时序控制电路受工艺变化的影响11-13
• 1.3. 研究现状13-15
• 1.4. 本论文主要工作15
• 1.5. 本论文整体架构15-16
• 第2章 SRAM时序控制电路16-22
• 2.1. SRAM电路关键路径分析16-18
• 2.2. 传统的复制位线延时技术(Conv)18-19
• 2.3. 传统复制位线延时技术存在的问题19-21
• 2.4. 本章小结21-22
• 第3章 改进的SRAM时序控制电路技术22-33
• 3.1. 多级复制位线技术(MRB)22-26
• 3.1.1. MRB技术原理分析22-24
• 3.1.2. 电路实现及工作原理24-26
• 3.2. 数字复制位线延时技术(DRBD)26-30
• 3.2.1. DRBD技术原理分析26-28
• 3.2.2. 电路实现及工作原理28-30
• 3.3. 仿真结果对比分析30-32
• 3.4. 本章小结32-33
• 第4章 多级并行复制位线延时累加技术33-49
• 4.1. MPRDA技术原理分析33-36
• 4.2. MPRDA技术电路实现36-38
• 4.3. MPRDA技术工作原理38-39
• 4.4. 复制位线分级和复制单元个数确定39-43
• 4.5. 仿真结果分析43-47
• 4.6. 本章小结47-49
• 第5章 总结与展望49-50
• 5.1. 设计总结49
• 5.2. 工作展望49-50
• 参考文献50-55
• 图表目录55-57
• 致谢57-58
• 硕士阶段获得的研究成果58

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