FPGA中嵌入式块存储器的设计

发布时间：2017-06-02 11:09

  本文关键词：FPGA中嵌入式块存储器的设计，由笔耕文化传播整理发布。

【摘要】：随着集成电路工艺水平、设计水平的不断提高,数字集成电路的规模越来越大,速度越来越快,集成度越来越高。其中现场可编程逻辑器件FPGA的发展尤甚,新一代的FPGA更是逐步向着小线宽工艺、内嵌CPU或者DSP、结构化的ASIC、低成本器件、非易失FPGA等方向发展。作为FPGA中的基本组成部分,嵌入式块存储器与分立的存储器件相比,有着以下显著的特点:·与FPGA电路兼容,符合FPGA的布线规则·高度的可编程特性,端口位宽、存储深度、读写模式应该是可编程的,以满足FPGA在设计场合下的需求。·由于是嵌入到FPGA芯片内部的,所以面积约束和功耗约束较严格。本文设计了一款应用于FPGA中的嵌入式块存储器(Embedded Block Ram,EBR),EBR容量达9Kbits(72 x 128bits),采用与FPGA一样的工艺尺寸设计,具有高度的兼容性;该EBR具有丰富的编程特性,可以设置为单端口、双端口、FIFO、ROM等模式的存储器件,同时端口位宽支持9bits、4bits、2bits、1bit、双倍位宽等模式,读写模式支持通用、即写即现、写前读等模式,可编程的同步/异步复位功能,时钟的可编程反相输入;该EBR的物理面积非常小,在FPGA中内嵌有48块EBR。本文的课题来源于西安智多晶微电子有限公司的某款FPGA产品研发项目。本文首先从存储单元、延时单元的设计仿真入手,接着研究了存储阵列的配置方式,继而设计了相应的译码电路。最后对EBR整体的功能特性以及性能能参数做了验证仿真,其功能和性能能够满足设计要求。
【关键词】：FPGA 嵌入式块存储器 SRAM 功能验证 性能仿真
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-12
• 符号对照表12-13
• 缩略语对照表13-16
• 第一章 绪论16-28
• 1.1 可编程逻辑器件概况16-21
• 1.2 下一代可编程逻辑器件的发展趋势21-23
• 1.3 本文课题的提出23-25
• 1.4 本章小结25-28
• 第二章 EBR中的存储单元和延时单元的设计28-48
• 2.1 EBR的存储单元(bit cell)的设计28-40
• 2.2 EBR中延时单元(delay cell)的设计40-47
• 2.3 本章小结47-48
• 第三章 EBR存储阵列的配置以及译码电路的设计48-60
• 3.1 EBR存储阵列的配置方式48-49
• 3.2 EBR的地址结构以及相应的译码电路的设计49-55
• 3.3 可配置端口位宽的设计55-59
• 3.4 本章小结59-60
• 第四章 EBR的功能验证和性能仿真60-86
• 4.1EBR的功能分类60-61
• 4.2EBR功能验证平台的搭建61-62
• 4.3 功能验证的结果62-80
• 4.4 EBR的性能仿真80-85
• 4.5 本章小结85-86
• 第五章 结论86-88
• 致谢88-90
• 参考文献90-92
• 作者简介92-93

【共引文献】

中国期刊全文数据库 前4条

1 解欢庆;司绍伟;;基于FPGA的变速率曼彻斯特编码设计[J];电子世界;2014年16期

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中国硕士学位论文全文数据库 前8条

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本文编号：415073