安全SOC芯片中eMMC主接口的设计与实现

发布时间：2017-06-03 07:18

  本文关键词：安全SOC芯片中eMMC主接口的设计与实现，由笔耕文化传播整理发布。

【摘要】：SOC技术正在集成电路领域引发着一场前所未有的变革。SOC系统将电路系统的可靠性、低功耗等都考虑在内，把许多以前需要在系统中解决的问题在IC的设计阶段就得以实现，因此SOC系统必然会成为超大规模集成电路发展的主流和趋势。 随着信息技术的发展，对信息安全的要求越来越高，安全芯片以其高性能和高安全性的优势逐步取代了软件的加密方式，并且在SOC技术成为IC设计领域的主流之后，安全SOC芯片也得到了高速的发展。在安全SOC芯片中可以集成多种通用安全算法，以满足不同应用场合对加密技术的需求。在安全SOC芯片上需要一些高速、安全的外接接口，以实现信息的安全存储，因此，安全存储类芯片成为了安全芯片发展的一大应用领域，可以说这一领域与我们的日常生活息息相关。 eMMC（embedded Multimedia Card）芯片是市场上目前主流的嵌入式存储设备，是在SD卡的基础上发展起来，主要是针对手机等便携式设备应用的新一代的记忆设备，以容量大、传输速度快和安全性高的优势备受青睐。eMMC芯片都遵循标准的eMMC协议，该协议是由三星主导的国际统一标准通信协议，拥有遵循该协议接口的主机就可以实现对eMMC芯片的访问。 验证是SOC设计的重要环节，占用了SOC整个设计的大部分时间，只有经过了严格的验证才能提高芯片的流片成功率。本设计不仅对RTL代码进行了全面的功能验证，在布局布线后进行了严格的后仿，而且还进行了FPGA的验证，经过这些验证确保了设计的正确性。 本文的研究工作取得了以下创新性成果： 首次在安全SOC芯片上实现了eMMC通信接口的协议。本文在充分研究eMMC4.5协议的基础上，结合SOC芯片和eMMC芯片的特点和应用，对软硬件在对功能的实现上经过全面的分析，进行了合理的划分，达到了在通信性能和应用灵活性上的最佳协调。 在接口的硬件上实现了跨时钟域的设计。本文在设计中对不同时钟源的系统时钟和通信时钟进行了跨时钟域的处理，这样的设计有利于提高数据传输的速度，，并且可以更方便的在不同的SOC芯片中实现，提高了设计的可移植性。 通过软硬件的协同设计实现了灵活而全面的错误检测机制。由于不同的eMMC设备在设计水平和制造工艺上存在差异，在数据传输过程中可能出现的错误和超时情况就会有所区别，本设计的接口在应用时可通过具体的需要进行灵活的配置，实现合理的错误检测机制。
【关键词】：SOC芯片 eMMC主接口 验证 FPGA
【学位授予单位】：辽宁大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP334.7;TN402
【目录】：

• 摘要4-6
• ABSTRACT6-16
• 第1章 绪论16-18
• 1.1 课题的研究背景与意义16-17
• 1.2 论文的主要内容和章节安排17-18
• 第2章 eMMC 协议简介18-36
• 2.1 eMMC 设备的内部结构18-20
• 2.1.1 设备的功能引脚定义18-19
• 2.1.2 设备的内部结构19-20
• 2.2 eMMC 设备内部寄存器的介绍20-21
• 2.2.1 设备的识别寄存器（CID）20
• 2.2.2 设备的操作条件寄存器（OCR）20-21
• 2.2.3 设备的相对地址寄存器（RCA）21
• 2.2.4 设备的驱动寄存器（DSR）21
• 2.2.5 设备的专用数据寄存器（CSD）21
• 2.2.6 设备的扩展专用数据寄存器（EXT_CSD）21
• 2.3 eMMC 设备的工作模式分析21-26
• 2.3.1 引导操作模式22-23
• 2.3.2 设备的识别操作模式23-24
• 2.3.3 中断传输模式24-25
• 2.3.4 数据传输模式25-26
• 2.3.5 非活动状态26
• 2.4 eMMC 的命令和应答26-29
• 2.4.1 命令26-27
• 2.4.1.1 命令的类型26
• 2.4.1.2 命令的格式26-27
• 2.4.2 应答27-28
• 2.4.3 命令和应答的时序28-29
• 2.4.3.1 命令和应答之间的时序28
• 2.4.3.2 两条命令之间的时序28-29
• 2.5 eMMC 的数据传输29-34
• 2.5.1 数据的传输格式29-30
• 2.5.2 数据的读取30-32
• 2.5.2.1 数据块的读30-31
• 2.5.2.2 读数据块的时序31-32
• 2.5.3 数据的写入32-34
• 2.5.3.1 数据块的写32-33
• 2.5.3.2 写操作的时序33-34
• 2.6 数据传输的错误保护34-35
• 2.6.1 CRC735
• 2.6.2 CRC1635
• 2.7 本章总结35-36
• 第3章 eMMC 通信接口的设计与实现36-65
• 3.1 eMMC 接口功能特性的概述36-38
• 3.1.1 只支持主模式36
• 3.1.2 支持三种数据总线宽度的模式36
• 3.1.3 支持 eMMC 设备和 SD 卡的通信36-37
• 3.1.4 芯片可编程给设备的输出时钟37
• 3.1.5 支持错误检测功能37
• 3.1.6 支持中断请求功能37-38
• 3.1.7 支持低功耗模式38
• 3.2 eMMC 接口的系统级设计38-40
• 3.2.1 eMMCI 模块的系统结构图38-39
• 3.2.2 MLB 总线接口模块39
• 3.2.3 系统信号模块39
• 3.2.4 中断控制模块39
• 3.2.5 PAD 接口模块39-40
• 3.2.6 数据 RAM 的接口模块40
• 3.3 eMMC 接口的模块级设计40-64
• 3.3.1 时钟及复位控制模块的设计40-41
• 3.3.1.1 时钟模块的设计40-41
• 3.3.1.2 复位控制模块的设计41
• 3.3.2 同步电路的设计41-45
• 3.3.2.1 亚稳态的基本概念42
• 3.3.2.2 控制信号的同步42-43
• 3.3.2.3 状态信号的同步43-45
• 3.3.3 MLB 总线接口模块的设计45-48
• 3.3.4 CRC 校验模块的设计48-49
• 3.3.4.1 CRC7 的实现48
• 3.3.4.2 CRC16 的实现48-49
• 3.3.4.3 发送方与接收方的处理49
• 3.3.5 命令的发送及应答的接收模块的设计49-52
• 3.3.5.1 命令帧的发送49-50
• 3.3.5.2 等待应答的接收及超时检测50
• 3.3.5.3 应答帧的接收50-51
• 3.3.5.4 命令事务状态机的设计51-52
• 3.3.6 数据的发送及接收模块的设计52-60
• 3.3.6.1 数据的发送53-54
• 3.3.6.2 数据的接收54-55
• 3.3.6.3 引导操作的设计55-56
• 3.3.6.4 数据传输状态下超时的检测及报告设计56-57
• 3.3.6.5 数据传输时自动发送停止命令的设计57-58
• 3.3.6.6 数据事务的状态机设计58-60
• 3.3.7 中断请求模块的设计60-61
• 3.3.8 RAM 接口模块的设计61-62
• 3.3.9 PAD 模块的设计62-63
• 3.3.10 本设计的低功耗设计63-64
• 3.3.10.1 模块使能时钟63
• 3.3.10.2 门控时钟技术的运用63-64
• 3.4 本章总结64-65
• 第4章 仿真结果与分析65-84
• 4.1 功能仿真65-80
• 4.1.1 时钟及复位控制模块的验证65-67
• 4.1.1.1 时钟控制模块的验证65-66
• 4.1.1.2 复位功能模块的验证66-67
• 4.1.2 CRC 校验模块的验证67-68
• 4.1.2.1 CRC7 的验证67
• 4.1.2.2 CRC16 的验证67-68
• 4.1.3 命令传输功能的验证68-71
• 4.1.3.1 无应答命令的验证68-69
• 4.1.3.2 48 位长度应答命令的验证69-70
• 4.1.3.3 136 位长度应答命令的验证70-71
• 4.1.3.4 带忙状态的命令的验证71
• 4.1.4 数据传输功能的验证71-76
• 4.1.4.1 引导操作的验证71-73
• 4.1.4.2 普通数据传输的验证73-76
• 4.1.5 错误检查机制的验证76-79
• 4.1.5.1 CRC 错误的检查机制验证76-78
• 4.1.5.2 超时错误的检查机制验证78-79
• 4.1.6 中断功能的验证79-80
• 4.2 后提取验证80
• 4.3 FPGA 验证80-83
• 4.4 本章总结83-84
• 第5章 结束语84-85
• 致谢85-86
• 参考文献86-88
• 攻读学位期间发表的学术论文及参加科研情况88-89

【参考文献】

中国期刊全文数据库 前4条

1 李建成;庄钊文;张亮;;SOC设计的软硬件协同验证研究[J];半导体技术;2007年10期

2 丰玉田;付宇卓;赵峰;;大规模SoC设计中的高效FPGA验证技术的研究与实现[J];电子技术应用;2006年02期

3 李瑛,张盛兵,高德远;Verilog Testbench设计技巧和策略[J];计算机工程与应用;2003年10期

4 张永新,陆生礼,茆邦琴;门控时钟的低功耗设计技术[J];微电子学与计算机;2004年01期

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本文编号：417552