基于NAND FLASH存储器的BCH编解码技术研究

发布时间：2017-06-10 21:08

  本文关键词：基于NAND FLASH存储器的BCH编解码技术研究，由笔耕文化传播整理发布。

【摘要】：随着信息技术的快速发展，传统SLC(单层存储)架构的NAND Flash已经远远满足不了大容量、低成本存储器的要求，，而MLC(多层存储)架构的NAND Flash凭借单位比特成本低、存储密度高等优点，被广泛的应用在各种存储系统当中。然而由于MLC架构NAND Flash的内部电压的等级增多，在擦写过程中发生位错误的概率增大，传统的单比特纠错码——汉明码已经无法满足纠错需求。BCH码因其构造简单、编译码易实现、纠错能力强、校验码更短等特点，使其更适用于NAND Flash多比特位错误的纠错，因此本文开展了对NAND Flash的BCH编解码技术的研究。 依据NAND Flash的内部结构特点，设计了纠错能力为每512bytes可以纠正8bits错误位的BCH码。本文首先从BCH码的理论基础、构造方法等循序渐进的展开，针对BCH码生成多项式在信息码元较长时求解比较复杂和易出错的问题，采用Matlab求解取代查表法来提高效率。选择8位并行BCH编码方式作为BCH编码器的硬件实现方法，既解决了串行BCH编码器编码速度慢且位数与NAND Flash不匹配的问题,同时也减少了编码器中线性反馈移位寄存器电路的高扇出瓶颈。BCH译码器作为整个设计中算法最为复杂、占用逻辑资源最多的部分,本文在它的设计过程中应用了多种优化设计手段。在提升译码速率的举措方面，通过对伴随式求解模块和Chien搜索模块采取并行处理的方式，节省了8倍的时间；除此之外，采用了二级流水线结构的分块译码方式，使得一页数据的译码时间大大缩短，很好的提高了译码效率。并且在错误位置多项式的求解过程中采用了简化的无求逆算法，与传统的无求逆算法相比该算法电路结构简单，极大的减少了逻辑资源的占用量，节省了硬件成本。最后对BCH编译码器搭建仿真平台进行功能仿真，仿真结果表明设计的BCH译码器达到了预期的功能要求。
【关键词】：NAND FLASH BCH码 并行 仿真测试
【学位授予单位】：中北大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP333
【目录】：

• 摘要4-5
• Abstract5-9
• 1 绪论9-15
• 1.1 课题背景和意义9-10
• 1.2 课题来源10
• 1.3 国内外研究现状及发展动态10-13
• 1.3.1 纠错码的发展现状10-12
• 1.3.2 NAND Flash 存储器的发展现状12-13
• 1.4 论文内容及工作安排13-15
• 2 BCH 编译码器的理论基础及总体方案15-30
• 2.1 纠错码的概述15-17
• 2.2 BCH 码的代数基础17-18
• 2.3 BCH 码的基本理论18-28
• 2.3.1 BCH 码的构造19-20
• 2.3.2 BCH 码的编码原理20-23
• 2.3.3 BCH 码的译码原理23-28
• 2.4 BCH 编译码器的总体方案28-29
• 2.5 本章小结29-30
• 3 BCH 码编码器的设计及硬件实现30-41
• 3.1 NAND FLASH 的结构特点30-32
• 3.2 BCH 码参数的设定32-34
• 3.3 BCH 编码方式的设计34-38
• 3.4 BCH 编码器的硬件实现38-40
• 3.5 本章小结40-41
• 4 BCH 译码器的设计及硬件实现41-57
• 4.1 分块译码方式41-43
• 4.2 BCH 译码器的设计43-50
• 4.2.1 伴随式计算模块设计43-45
• 4.2.2 错误位置多项式模块设计45-48
• 4.2.3 Chien 搜索模块设计48-50
• 4.3 BCH 译码器的硬件实现50-56
• 4.3.1 伴随式计算模块硬件实现50-51
• 4.3.2 错误位置多项式模块的硬件实现51-53
• 4.3.3 Chien 搜索模块的硬件实现53
• 4.3.4 错误位纠正模块53-54
• 4.3.5 BCH 译码器顶层模块硬件实现54-56
• 4.4 本章小结56-57
• 5 BCH 编译码器功能仿真测试57-62
• 5.1 仿真平台的搭建57-58
• 5.2 仿真测试及结果分析58-61
• 5.3 本章小结61-62
• 6 总结与展望62-63
• 参考文献63-67
• 读硕士学位期间发表的论文及所取得的研究成果67-68
• 致谢68-69

【参考文献】

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  本文关键词：基于NAND FLASH存储器的BCH编解码技术研究，由笔耕文化传播整理发布。

本文编号：439889