多核多线程处理器访存并行性分析与优化

发布时间：2017-06-15 16:13

  本文关键词：多核多线程处理器访存并行性分析与优化，由笔耕文化传播整理发布。

【摘要】：自微处理器问世以来,随着工艺水平和处理器体系结构设计的发展,微处理器经历了从单核到双核,再到多核甚至众核的发展历程。多核多线程处理器已经成为当前主流微处理器。但是多核多核多线程技术在提升处理器性能的同时,对存储系统也提出了更高的要求,存储系统的性能已经成为制约多核多线程处理器性能进一步提高的重要因素。存储控制器作为处理器系统设计中重要的一部分,它对存储器的访问速度影响很大。多核多线程处理器上集成的多个存储控制器,能够并行执行,对缓解庞大数据量的访存压力起到一定的作用。但是在多线程应用环境中,访存仍然存在体冲突问题。为了缓解多核多线程处理器中存在的体冲突问题,本文对多核多线程处理器中的访存并行性进行了分析和研究,并且将存储器控制器的地址映射方案作为优化设计的方向。本文在充分分析存储系统结构尤其DRAM结构和工作机制的基础上,对多线程应用程序的访存特性,尤其是访存中bank并行性进行探究。并且,利用DRAMsim2实验平台进行了具体实验分析验证。针对bank冲突问题,本文深入分析了bank冲突发生的原因,提出了一种基于地址映射方案的hash地址散列优化方案,对多核多线程处理器的访存并行性进行了优化,最后结合仿真平台对其进行测试和验证,并利用stream测试程序进行实测,结果表明,在64线程下访存带宽从5.88GB/s提升到了14.24GB/s,达到了优化设计目标。
【关键词】：多核 多线程 存储控制器 DRAM 体冲突 DRAMsim2 Hash
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
【目录】：

• 摘要8-9
• ABSTRACT9-10
• 第一章 绪论10-14
• 1.1 研究背景和意义10-11
• 1.2 多核多线程处理器简介11-12
• 1.3 课题研究目标及主要工作12-13
• 1.4 论文组织结构13-14
• 第二章 相关研究现状14-18
• 2.1 研究热点14-15
• 2.2 国内外相关研究15-17
• 2.3 本章小结17-18
• 第三章 内存系统结构及特点分析18-34
• 3.1 内存系统架构18-20
• 3.1.1 多核系统架构及存储系统层次18-19
• 3.1.2 存储系统总线组织结构19-20
• 3.2 DRAM结构特点及发展20-22
• 3.2.1 DRAM的定义和基本结构20-21
• 3.2.2 DRAM发展简介21-22
• 3.3 DRAM存储控制器22-28
• 3.3.1 DRAM存储控制器结构23-24
• 3.3.2 行缓冲管理策略24-26
• 3.3.3 地址映射方案26-28
• 3.4 DRAM相关命令和时间参数28-32
• 3.5 本章小结32-34
• 第四章 多线程应用程序访存特性分析34-53
• 4.1 多线程应用特征分析34-37
• 4.2 多线程应用访存特性探究37-43
• 4.2.1 DRAMsim2实验平台介绍38-40
• 4.2.2 实验设计40-43
• 4.3 实验结果分析43-52
• 4.3.1 访存带宽结果分析44-48
• 4.3.2 访存时延结果分析48-52
• 4.4 本章小结52-53
• 第五章 利用地址散列优化访存性能53-64
• 5.1 访存中体冲突问题54-55
• 5.2 利用地址散列解决体冲突问题55-56
• 5.2.1 Hash散列55
• 5.2.2 Hash函数需满足的条件55-56
• 5.3 构造适合的散列函数56-58
• 5.4 算法有效性分析58-60
• 5.4.1 针对解决体冲突的有效性分析58-59
• 5.4.2 针对变换后冲突的可能性分析59-60
• 5.5 实验验证及结果分析60-62
• 5.6 小结62-64
• 第六章 结束语64-66
• 6.1 工作总结64
• 6.2 研究展望64-66
• 致谢66-68
• 参考文献68-71
• 作者在学期间取得的学术成果71

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