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相关、对称FIR算法的并行化设计及硬件实现

发布时间:2017-06-20 01:04

  本文关键词:相关、对称FIR算法的并行化设计及硬件实现,由笔耕文化传播整理发布。


【摘要】:可重构处理器是当前处理器领域的研究热点,一般采用运行时可动态重构的功能单元,实现算法到计算引擎的空间映射,从而大大提高系统灵活性和资源利用率,同时又保留着专用集成电路优越的性能优势。诸多方面使得重构处理器日渐成为许多高端应用场合的首选。论文给出一种可集成在多核异构SoC系统的重构专用处理核架构,对内部主要模块、资源构成及详细参数进行了介绍。系统采用粗粒度的静态配置方式改变基本运算单元的拓扑结构和互连关系,通过资源复用实现特定应用的硬件加速。该处理器系统的主要功能是实现几种数字信号处理算法,例如F1R、相关、FFT、矩阵运算等。该论文主要研究自相关、互相关、对称FIR三类算法在该系统上的硬件实现。首先基于算法的乘加特性,提出一种适合算法特征并满足项目性能需求的变阶流水串行乘累加器。该乘累加器是相关算法的核心控制模块,基于该模块,并结合系统运算资源、存储资源规模的分析,提出四路并行设计方案。由于相关算法每次滑窗的运算量并不均匀,针对每一路的任务分配问题,论文提出基于负载平衡的并行划分策略,着力使每一路的运算负载分配尽可能一致,最大化降低系统运行时间。由于大点数自相关、互相关算法的源向量不可分割以及存储资源受限,不同的参数区间会对应不同的并行度,针对16到128k的点数覆盖要求,论文提出三种相应的硬件方案并设计实现。对称FIR算法应用极为广泛,针对需求中该算法较大的点数变化范围,论文提出一种“二维分割”技术,解决了DMA搬运阶段基于并行化设计的数据细粒度分割、存储问题,以及大点数情形下内存容量所限,需要进行多次DMA搬入、处理、搬出时的粗粒度分割问题,从而实现任意参数对称FIR算法的四路并行化设计。针对每组算法的硬件设计,论文给出关键模块的仿真波形图以及相应特征点的性能测试结果,数据表明设计的优越性能符合高端应用场景的实时性要求。最后,论文在充分调研芯片验证技术的基础上,结合实际的项目验证流程,提出三种验证平台及验证方法:传统测试平台、FPGA原型芯片验证以及基于UVM验证方法学的自动化平台验证。并基于三类算法的RTL设计,给出具体测试内容及覆盖率分析。
【关键词】:可重构处理器 自相关 互相关 对称FIR 硬件并行化 功能验证
【学位授予单位】:南京大学
【学位级别】:硕士
【学位授予年份】:2014
【分类号】:TP332
【目录】:
  • 摘要4-6
  • Abstract6-12
  • 1 绪论12-20
  • 1.1 可重构处理器12-13
  • 1.2 数字信号处理算法的硬件设计13-16
  • 1.2.1 FIR算法13-15
  • 1.2.2 互相关算法15-16
  • 1.2.3 自相关算法16
  • 1.3 芯片验证技术16-19
  • 1.3.1 验证语言的发展17
  • 1.3.2 验证结构的发展17-18
  • 1.3.3 高级验证方法学18-19
  • 1.4 论文主要工作及结构19
  • 1.5 论文课题来源19-20
  • 2 可重构专用处理器架构20-26
  • 2.1 异构多核SoC系统架构20
  • 2.2 RASP核内部架构20-22
  • 2.3 重构操作详细流程22-24
  • 2.4 重构控制器24-25
  • 2.5 本章小结25-26
  • 3 相关、对称FIR算法的并行设计实现26-53
  • 3.1 技术协议及分析26-27
  • 3.1.1 技术指标26
  • 3.1.2 设计方案26-27
  • 3.1.3 设计难点27
  • 3.2 乘累加器设计27-30
  • 3.3 自相关算法并行设计30-38
  • 3.3.1 算法简介30
  • 3.3.2 算法并行设计30-32
  • 3.3.3 基于RASP核的硬件设计方案32-36
  • 3.3.4 仿真波形及结果分析36-38
  • 3.4 互相关算法并行设计38-45
  • 3.4.1 算法简介38-39
  • 3.4.2 算法并行设计39-40
  • 3.4.3 基于RASP核的硬件设计方案40-43
  • 3.4.4 仿真波形及结果分析43-45
  • 3.5 对称FIR算法并行设计45-51
  • 3.5.1 算法简介45
  • 3.5.2 算法并行设计45-48
  • 3.5.3 基于RASP核的硬件设计方案48-49
  • 3.5.4 仿真波形及结果分析49-51
  • 3.6 本章小结51-53
  • 4 基于三类测试平台的功能验证53-66
  • 4.1 基于传统测试平台的功能验证53-57
  • 4.1.1 测试环境描述53-54
  • 4.1.2 测试内容54-57
  • 4.2 原型FPGA芯片验证57-61
  • 4.2.1 FPGA验证平台介绍58-59
  • 4.2.2 平台测试方法59-60
  • 4.2.3 测试内容60-61
  • 4.3 基于UVM平台的功能验证61-65
  • 4.3.1 平台介绍61-62
  • 4.3.2 代码图示62-64
  • 4.3.3 覆盖率分析64-65
  • 4.4 本章小结65-66
  • 5 总结与展望66-68
  • 5.1 工作总结66
  • 5.2 工作展望66-68
  • 参考文献68-75
  • 攻读硕士学位期间发表论文和取得的成果75-76
  • 致谢76-77

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本文编号:464174

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