基于51MX的JTAG接口的设计与仿真

发布时间：2017-06-28 11:11

  本文关键词：基于51MX的JTAG接口的设计与仿真，由笔耕文化传播整理发布。

【摘要】：JTAG(Joint Test Action Group联合测试行动小组)技术是可测性设计技术中边界扫描技术的一种。JTAG边界扫描分为两种，一种用来检测芯片的电气特性；一种用在芯片调试阶段，通过JTAG接口在电路正常工作期间观测或修改电路的行为。 51MX一款8位CPU核，大多数8位CPU核都没有像ARM核一样，带有调试接口，没有办法在线调试。本设计正是基于这种考虑，在8位CPU核上添加了JTAG接口。51MX作为SOC芯片的CPU核，采用复杂指令集，指令和数据长度都是8位，支持标准51的所有指令。 FPGA验证是在FPGA开发板上模拟代码的实际工作环境，加上时序，面积等约束，对代码进行功能仿真验证。所以，进行FPGA验证之前，要在原RTL代码上添加FPGA仿真需要的代码，之后再用软件仿真，软件仿真通过后，下载到FPGA开发板中仿真验证。 本文通过对IEEE1149.1协议，51MX CPU核的深入研究，结合在线调试接口的应用，设计了一款可以在51MX正常工作的情况下，对它的RAM，ROM进行访问，，设置程序断点，控制程序单步执行的JTAG接口。本设计进行了RTL代码设计，功能仿真，DC综合以及FPGA功能验证。
【关键词】：JTAG IEEE1149.1 51 FPGA CPU核 芯片测试
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP334.7
【目录】：

• 摘要3-4
• Abstract4-8
• 第一章 绪论8-12
• 1.1 研究背景8-11
• 1.1.1 可测性设计8
• 1.1.2 可测性设计的常用方法8-11
• 1.1.3 JTAG 的由来11
• 1.2 本论文研究意义及内容11-12
• 第二章 JTAG 协议12-24
• 2.1 概述12
• 2.2 测试访问端口(TAP)12-13
• 2.2.1 测试时钟信号 TCK13
• 2.2.2 模式选择信号 TMS13
• 2.2.3 测试数据输入信号 TDI13
• 2.2.4 测试数据输出信号 TDO13
• 2.2.5 复位信号 TRST13
• 2.3 测试逻辑架构13-14
• 2.3.1 概述13-14
• 2.3.2 测试逻辑的实现14
• 2.4 TAP 控制器14-20
• 2.4.1 TAP Controller 状态机15
• 2.4.2 TAP Controller 各状态描述15-18
• 2.4.3 TAP Controller 的操作18-20
• 2.5 指令及指令寄存器20
• 2.5.1 指令20
• 2.5.2 指令寄存器20
• 2.6 测试数据寄存器20-22
• 2.7 本章小结22-24
• 第三章 51MX24-34
• 3.1 单片机简介24-26
• 3.2 51MX 介绍26-27
• 3.3 51MX 功能概述27-28
• 3.4 主要引脚及其功能介绍28-29
• 3.5 特殊功能寄存器(SFR)简介29-30
• 3.6 存储器管理30-31
• 3.6.1 物理空间分配图30-31
• 3.6.2 物理地址的分配方案31
• 3.7 51MX 指令系统介绍31-33
• 3.7.1 指令31-32
• 3.7.2 指令寻址方式32-33
• 3.8 本章小结33-34
• 第四章 JTAG 接口的设计实现及仿真34-60
• 4.1 JTAG 接口功能框图34
• 4.2 接口支持指令介绍34-35
• 4.3 各功能模块实现情况35-40
• 4.3.1 RWREG 模块36-39
• 4.3.2 BREAKPOINT 模块39
• 4.3.3 STEP 模块39-40
• 4.3.4 TAP 控制器模块40
• 4.4 设计中关键技术40-48
• 4.4.1 单 bit 信号跨时钟域处理41-45
• 4.4.2 多 bit 信号跨时钟域处理45-46
• 4.4.3 边沿检测46-47
• 4.4.4 脉冲检测电路47-48
• 4.4.5 各个跨时钟域方法的使用条件48
• 4.5 各功能仿真结果48-51
• 4.5.1 读写内部 RAM49
• 4.5.2 读写外部 RAM49-50
• 4.5.3 外部 ROM 读操作50
• 4.5.4 断点设置50
• 4.5.5 单步执行功能50-51
• 4.6 JTAG 接口的综合51-58
• 4.6.1 逻辑综合概述51-52
• 4.6.2 综合脚本52-55
• 4.6.3 本设计综合脚本55-57
• 4.6.4 综合结果说明57-58
• 4.7 本章小结58-60
• 第五章 JTAG 接口的 FPGA 验证60-66
• 5.1 FPGA 及 FPGA 验证的重要性60
• 5.2 Spartan 3A 开发板简介60-61
• 5.3 FPGA 验证方案及流程61-63
• 5.4 仿真结果说明63-65
• 5.5 本章小结65-66
• 第六章 结论与展望66-68
• 6.1 结论66
• 6.2 展望66-68
• 致谢68-70
• 参考文献70-72

【参考文献】

中国期刊全文数据库 前10条

1 鲁巍,杨修涛,李晓维;基于JTAG标准的边界扫描在通用CPU中的设计[J];计算机工程;2004年19期

2 赵永建;段国东;李苗;;集成电路中的多时钟域同步设计技术[J];计算机工程;2008年09期

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本文编号：493617