32位低功耗高速乘法器设计

发布时间：2017-07-08 00:15

  本文关键词：32位低功耗高速乘法器设计

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【摘要】：采用Verilog HDL硬件描述语言,设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计,进一步提高了乘法的运算速度。另外,在设计中加入了操作数隔离、门控时钟等低功耗设计技术,从而大幅度减少了电路功耗。采用SMIC 0.18μm CMOS工艺,使用Synopsys的Design Compiler工具对电路进行逻辑综合。结果显示,最坏情况下的时间延迟为3.9ns,系统时钟频率可达256MHz,功耗小于37m W。
【作者单位】： 西安外事学院;
【关键词】： 低功耗 高速乘法器 基布斯算法 操作数隔离 门控时钟 CMOS工艺
【基金】：陕西省教育厅课题(2013JK1146)
【分类号】：TP332.22
【正文快照】： 1引言乘法器是微处理器的核心部件之一,也是数字信号处理领域的基本单元。乘法运算的性能好坏直接关系到整个系统的性能。本设计主要从速度和功耗两个方面对乘法器进行了优化设计。在速度方面通过改进算法来改善运算速度;在功耗方面通过分析功耗产生的原因对其进行改善,有针对

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1 梁志坚,胡越黎,冉峰,赵燕;一种高性能低功耗微控制器的设计(英文)[J];微电子学;2005年01期

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本文编号：532383