基于FPGA的DDR3控制器IP设计与验证

发布时间：2017-08-03 17:03

  本文关键词：基于FPGA的DDR3控制器IP设计与验证

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【摘要】：存储器是计算机系统的重要组成部分,性能的好坏直接影响计算机系统。相对于磁性存储器和光学存储器而言,半导体存储器以其高速率、体积小、高性价比、大容量和良好的兼容性在许多领域得到了广泛的应用。同时,绿色环保、低功耗等问题也给存储器的研发带来了新的挑战。由于处理器不能直接访问内存,内存控制器则负责处理器对内存的控制操作,而内存控制器则决定了计算机系统所能使用的内存类型、内存容量、数据宽度、传输速度等重要参数,因此内存控制器成为影响内存性能发挥和计算机系统整体性能提高的重要因素之一。本课题在详细研究了JEDEC组织制定的DDR3 SDRAM内存技术规范的文档基础上,通过对芯片内部功能模块、控制命令以及工作状态流程的具体研究分析,总结出一套DDR3 SDRAM内存控制器的设计架构,然后采用了自上而下的设计方法完成对DDR3控制器的整体设计。完成全部硬件代码设计后,使用Modelsim仿真工具对本设计进行较为详细的仿真。仿真完成之后在Cyclone IV系列FPGA上实现控制器电路,最后验证本设计的可行性,完成本文的所有工作。
【关键词】：存储器 DDR3 SDRAM 控制器
【学位授予单位】：南昌航空大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332
【目录】：

• 摘要4-5
• Abstract5-8
• 第1章 绪论8-11
• 1.1 研究背景8
• 1.2 DDR的国内外研究发展现状8-10
• 1.3 论文研究意义10
• 1.4 论文主要结构10-11
• 第2章 DDR3 SDRAM的内部结构及关键技术11-25
• 2.1 DDR3 SDRAM功能描述11
• 2.2 DDR3 SDRAM内部结构11-13
• 2.3 DDR3 SDRAM引脚定义13-15
• 2.4 DDR3 SDRAM基本命令15-16
• 2.5 DDR3 SDRAM模式寄存器16-18
• 2.6 DDR3 SDRAM读写操作时序18-23
• 2.6.1 读操作19-23
• 2.6.2 写操作23
• 2.7 小结23-25
• 第3章 DDR3控制器IP的实现25-39
• 3.1 FPGA简介25-27
• 3.1.1 FPGA芯片介绍25
• 3.1.2 FPGA基本结构25-26
• 3.1.3 采用FPGA设计DDR3控制器的优势26
• 3.1.4 FPGA一般设计流程26-27
• 3.2 设计工具27-28
• 3.3 DDR3 SDRAM的控制器架构28-29
• 3.3.1 设计方法28
• 3.3.2 整体架构28-29
• 3.4 时钟产生模块29-30
• 3.5 控制模块30-36
• 3.5.1 初始化模块30-32
• 3.5.2 状态控制模块32-34
• 3.5.3 命令产生模块34-35
• 3.5.4 刷新模块35-36
• 3.6 数据通道控制模块36-38
• 3.6.1 读通道模块36-37
• 3.6.2 写通道模块37-38
• 3.7 小结38-39
• 第4章 功能仿真与板级验证39-46
• 4.1 仿真软件介绍39
• 4.2 DDR3控制器初始化时序图39-40
• 4.2.1 初始化仿真时序图40
• 4.3 DDR3控制器写数据时序图40-41
• 4.3.1 BC4写数据时序图40-41
• 4.3.2 BL8写数据时序图41
• 4.4 DDR3控制器读数据时序图41-42
• 4.4.1 BC4读数据时序图41-42
• 4.4.2 BL8读数据时序图42
• 4.5 DDR3控制器刷新请求响应时序图42-43
• 4.5.1 刷新响应时序图42-43
• 4.6 DDR3内存控制器板级验证43-45
• 4.6.1 硬件平台介绍43
• 4.6.2 验证方案、流程43-44
• 4.6.3 系统调试44-45
• 4.7 小结45-46
• 第5章 总结与展望46-48
• 5.1 总结46
• 5.2 工作展望46-48
• 参考文献48-50
• 致谢50-51
• 附录 DDR3控制器顶层verilog HDL代码51-56

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本文编号：615382