CMOS快速锁定锁相环的研究与设计

发布时间：2017-10-10 15:10

  本文关键词：CMOS快速锁定锁相环的研究与设计

  更多相关文章： 锁相环 快速锁定 带宽调整

【摘要】：锁相环(PLL, Phase-locked loop)是相位锁定环路,它能够跟踪输入信号的状态,是各类电子系统中的重要模块。PLL被广泛应用在电子和通信等相关领域,可以实现频率综合、空间测速测距、调制解调等多种功能。本论文针对电荷泵型锁相环(CPPLL, Charge pump phase-locked loop)的相关理论、模型和电路进行研究。本文介绍了PLL相关理论,分析了CPPLL的工作原理、关键技术、环路特性和线性模型,并针对具有快速锁定功能的电荷泵锁相环进行深入研究。通过选取合适的锁相环拓扑结构,优化环路参数,增加辅助控制模块动态调整环路带宽等方法,最终设计了一款能够快速入锁的锁相环电路。本文采用中芯国际提供的0.18μm的标准CMOS工艺,基于三阶电荷泵锁相环结构,设计了一种用于产生1GHz时钟的快速锁定锁相环电路。通过在传统的电荷泵锁相环中增加一个辅助控制模块,使锁相环路可以在捕获过程中增大环路带宽,加快环路收敛过程,从而减小锁定时间。增加的控制模块可以根据输入信号相位差的大小对电荷泵的工作状态进行控制,进而实现对锁相环带宽的调整。本文利用Cadence-Spectre软件进行电路设计和仿真验证,并利用Cadence-Virtuoso软件进行版图绘制。在1.8V的电源供电下,该锁相环电路能够在1.7μs的时间内快速锁定并输出1GHz的时钟,仿真结果显示该锁相环电路能够在较短的时间内达到稳定状态。
【关键词】：锁相环 快速锁定 带宽调整
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.8
【目录】：

• 致谢7-8
• 摘要8-9
• ABSTRACT9-15
• 第一章 绪论15-18
• 1.1 研究背景和意义15
• 1.2 锁相环的研究现状15-17
• 1.3 本文的结构安排17-18
• 第二章 锁相环理论分析18-28
• 2.1 锁相环的构成18
• 2.2 锁相环工作状态和参数指标18-21
• 2.2.1 锁相环工作状态19
• 2.2.2 锁相环参数指标19-21
• 2.3 锁相环模型分析21-25
• 2.3.1 鉴频/鉴相器和电荷泵整体模型21-22
• 2.3.2 滤波器传输函数22-23
• 2.3.3 振荡器模型23-24
• 2.3.4 分频器传函24
• 2.3.5 系统传输函数24-25
• 2.4 锁相环噪声介绍25-27
• 2.5 本章小结27-28
• 第三章 锁相环模块介绍28-44
• 3.1 鉴频/鉴相器28-31
• 3.2 电荷泵介绍31-34
• 3.3 振荡器介绍34-42
• 3.3.1 电感电容型振荡器35-36
• 3.3.2 环形振荡器36-42
• 3.4 环路滤波器42-43
• 3.5 本章小结43-44
• 第四章 电路设计与仿真44-67
• 4.1 快速锁定锁相环系统44-47
• 4.1.1 快速锁定系统与原理44-45
• 4.1.2 电路控制逻辑分析45-47
• 4.2 单元电路结构及仿真结果47-61
• 4.2.1 鉴频/鉴相器和辅助控制模块47-51
• 4.2.2 电荷泵结构及仿真51-57
• 4.2.3 振荡器结构及仿真57-59
• 4.2.4 分频器结构及仿真59-61
• 4.3 系统仿真结果及版图61-66
• 4.3.1 锁相环整体仿真61-64
• 4.3.2 锁相环版图64-66
• 4.4 本章小结66-67
• 第五章 总结和展望67-69
• 5.1 总结67
• 5.2 展望67-69
• 参考文献69-73
• 攻读硕士学位期间的学术活动及成果情况73

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本文编号：1007047