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SerDes中时钟数据恢复电路的设计与验证

发布时间:2017-10-19 03:40

  本文关键词:SerDes中时钟数据恢复电路的设计与验证


  更多相关文章: SerDes 时钟数据恢复 相位插值 抖动容限 系统级仿真


【摘要】:随着科技的发展,处理器的运算量、运算速度都有很大的提升,提升数据的传输速度和质量成为了提升系统整体性能的重要途径,而I/O技术中过去常用的并行接口技术成为了这一趋势的主要瓶颈之一。为了解决这一问题,以往主要用于光纤通信的串行通信技术——SerDes已经逐渐取代传统并行总线,将成为主流的高速接口技术。SerDes电路的核心是时钟数据恢复(CDR)电路,即从输入数据流中分离出时钟和数据信号,消除传输过程中带来的抖动和失真,将数据解串后送入后续的电路。时钟数据恢复电路的性能决定了整个SerDes电路的性能,本文将对CDR电路的原理、设计、系统级仿真和版图设计进行研究,设计了一款基于0.13μm 1P8M CMOS工艺的CDR电路,采用了基于相位插值的结构,优于传统基于锁相环结构,解决了后者的带宽折中问题。设计中采用了大量的数字电路来实现,降低了对工艺的高依赖度和敏感度。本文主要研究的内容包括:(1)时钟数据恢复电路的性能衡量标准,通过研究抖动传输函数和抖动产生,了解到抖动容限是CDR电路的重要性能指标;(2)采用相位插值结构分模块设计电路,并对各个模块分别进行了仿真。其中,相位插值单元是关键的模块,本文介绍了基于相位插值单元的CDR电路各个模块的数学模型,并进行了详细的电路分析;(3)建立了抖动模型,研究时钟相位随数据抖动的变化。使用Verilog-A程序实现了PRBS序列的生成,并将其作为输入CDR系统测试抖动容限的测试数据。通过系统级仿真,测出了本设计的抖动容限。(4)对影响版图性能的因素进行了分析,并介绍了解决天线效应、闩锁效应等不良影响的方法,阐述了版图设计的注意事项,并给出了本设计方案的版图。设计的目标为抖动容限小于0.4UI,功耗低于500mW。采用本设计方案的电路性能完全满足以上指标。
【关键词】:SerDes 时钟数据恢复 相位插值 抖动容限 系统级仿真
【学位授予单位】:电子科技大学
【学位级别】:硕士
【学位授予年份】:2015
【分类号】:TN919.3
【目录】:
  • 摘要5-6
  • abstract6-11
  • 第一章 绪论11-16
  • 1.1 本课题的背景及研究意义11-13
  • 1.2 国内外研究现状13-14
  • 1.3 本文研究内容及结构安排14-16
  • 第二章 CDR概述16-34
  • 2.1 串行收发系统及时钟结构16-18
  • 2.2 时钟数据恢复的基本原理18-19
  • 2.3 时钟数据恢复电路性能的衡量标准19-27
  • 2.3.1 速度19-20
  • 2.3.2 抖动与相位噪声20-21
  • 2.3.3 抖动传输函数21-23
  • 2.3.4 抖动容限23-25
  • 2.3.5 抖动产生25
  • 2.3.6 眼图25-26
  • 2.3.7 误码率26-27
  • 2.4 时钟数据恢复电路的基本结构27-33
  • 2.4.1 基于PLL的CDR27-30
  • 2.4.2 基于PI的CDR30-31
  • 2.4.3 脉冲注入锁定式CDR31-32
  • 2.4.4 过采样CDR32
  • 2.4.5 基于门电路环振的CDR[12]32-33
  • 2.5 本章小结33-34
  • 第三章 CDR电路的设计34-57
  • 3.1 基于PI结构的CDR设计34-39
  • 3.1.1 基于PI结构的CDR电路总体结构34-35
  • 3.1.2 CDR电路分析35-39
  • 3.2 CDR环路相位传递函数和抖动容限39-40
  • 3.3 CDR系统设计40-55
  • 3.3.1 相位检测电路(PD)42-47
  • 3.3.2 相位插值电路47-52
  • 3.3.3 相位捕获环路中的数字电路模块52-55
  • 3.4 本章小结55-57
  • 第四章 CDR电路系统级仿真57-74
  • 4.1 CDR仿真模型的建立58-61
  • 4.1.1 CDR仿真模块的构成58
  • 4.1.2 CDR的输入管脚和所加激励58-61
  • 4.2 CDR输入数据的抖动模型61-69
  • 4.2.1 PRBS序列概述61
  • 4.2.2 产生抖动数据的模型原理61-63
  • 4.2.3 抖动数据的具体实现与观测63-69
  • 4.3 CDR输入数据的抖动仿真69-71
  • 4.3.1 时钟相位随数据抖动的变化69-70
  • 4.3.2 CDR抖动仿真结果70-71
  • 4.4 CDR误码判断方法71-72
  • 4.5 CDR的抖动容限仿真结果72-73
  • 4.6 本章小结73-74
  • 第五章 全电路版图设计74-85
  • 5.1 版图设计中关键因素的考虑74-80
  • 5.1.1 天线效应74-76
  • 5.1.2 器件的匹配76-77
  • 5.1.3 闩锁效应77-80
  • 5.2 SerDes版图设计80-84
  • 5.2.1 布图规划80-81
  • 5.2.2 电源线规划81-82
  • 5.2.3 版图实现82-84
  • 5.3 本章小结84-85
  • 第六章 总结与展望85-87
  • 6.1 总结85
  • 6.2 对未来工作的展望85-87
  • 致谢87-88
  • 参考文献88-90
  • 攻读硕士期间取得的研究成果90-91

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