基于OpenRISC 1200的SoC系统搭建及LDPC整合验证

发布时间：2017-10-21 23:29

  本文关键词：基于OpenRISC 1200的SoC系统搭建及LDPC整合验证

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【摘要】：随着4G通讯的普及,以及5G高速率大容量信息的交互时代的到来,对移动通信设备,如智能手机、平板电脑、可穿戴设备的信息传输准确性与可靠性提出了更高的要求。信道纠错码作为现代数字通信技术的核心,最大限度的保证了信息传输的可靠性。低密度校验(LDPC)码作为一种优秀的信道编码可以满足低误码率的需求。作为移动设备的最大优势就是其便携性,这就要求设备不仅具有较快的计算速度同时还要有较小的体积。SoC技术可以有效的缩小传统ASIC电路的体积。随着集成电路技术的发展以及SoC技术的完善,以前需要多个芯片来实现的功能现在可以由一个SoC系统实现。SoC是以嵌入式操作系统为软件核心,以IP核复用技术为硬件核心,将整个系统集成在一块芯片上,实现一个完整的电路。本文提出了一个SoC系统的构架和实现方案,选取免费的开源处理器OpenRISC 1200处理器作为核心,总线标准采取Wishbone总线结构,其他组成部件包括定时器、存储器RAM、指令和数据缓存以及仲裁器等,并且对设计的SoC进行了实现以及功能的验证。其次,用SystemVerilog搭建了层次化的验证平台,同时在验证平台当中增加了由MATLAB编写的LDPC译码器黄金参考模型,采取了随机测试与定向测试相结合的方案,测试了480个测试用例使定义的功能覆盖率达到了100%,从而验证了设计团队设计的LDPC译码器IP核。为LDPC译码器IP核设计了符合Wishbone总线规范的接口,并将其作为独立IP核添加到SoC系统中。然后,对添加了LDPC译码器IP核的SoC系统进行了验证。为了方便后续FPGA下载测试,验证过程中添加了波特率为9600的UART串口IP单元,通过串口读出LDPC译码结果。编写Perl脚本,对比读出结果与预期结果,结果显示每次读出的4608个LDPC译码数据与预期值完全相同。最后提出了FPGA快速验证流程,并且成功将整个SoC系统在型号为Altera Stratix II EP2S60F1020C3的FPGA上进行了移植。实际综合频率达到115MHZ,使用Combinational ALUTs为7594,Logic registers为3951,占用Block memory393/424(92.7%)。存储器占用达到92.7%是因为LDPC译码器需要大量的存储单元进行迭代计算。通过软件和硬件的验证,表明了将LDPC译码器作为独立IP应用到SoC系统中的方案切实可行有效。本论文主要贡献是提出了一个将信道编解码模块LDPC译码器作为独立IP应用到一个完整的SoC系统当中的方案,并且通过软硬件协同验证表明了方案是可行的。作者较好的解决了设计和硬件验证过程中出现的诸多技术难点,如Wishbone总线共享方式中各IP的协调性与优先级,SoC系统的FPGA移植验证,大量代码和模块的调试等。
【关键词】：SoC OpenRISC1200处理器 LDPC译码器 FPGA
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.22;TN47
【目录】：

• 摘要5-7
• ABSTRACT7-14
• 第一章 绪论14-20
• 1.1 研究背景14-15
• 1.2 国内外研究现状15-17
• 1.3 研究内容17-18
• 1.4 论文结构18-20
• 第二章 基于OPENRISC 1200处理器的SoC系统搭建20-35
• 2.1 SoC平台简介20-23
• 2.1.1 SoC平台构成20-21
• 2.1.2 SoC设计关键技术21-22
• 2.1.3 SoC平台设计流程22-23
• 2.2 OpenRISC 1200处理器23-25
• 2.2.1 OpenRISC 1200背景介绍23
• 2.2.2 OpenRISC 1200的主要特点23-24
• 2.2.3 OpenRISC 1200基础结构24-25
• 2.3 WISHBONE总线25-30
• 2.3.1 WISHBONE支持互联类型25-27
• 2.3.2 WISHBONE总线周期与接.时序27-30
• 2.4 SoC系统的设计与实现30-34
• 2.4.1 SoC整体框架30-32
• 2.4.2 SoC最小系统简单仿真验证32-34
• 2.5 本章小结34-35
• 第三章 LDPC译码器IP核的验证35-50
• 3.1 LDPC译码器IP核结构及端35-38
• 3.1.1 LDPC译码器IP核译码流程及框架35-37
• 3.1.2 LDPC译码器IP核端.说明37-38
• 3.2 基于SystemVerilog的验证平台架构38-40
• 3.2.1 SystemVerilog验证特性38
• 3.2.2 验证框架及其组件38-40
• 3.3 LDPC译码器IP验证平台的搭建40-44
• 3.3.1 验证工具介绍40
• 3.3.2 验证环境结构40-41
• 3.3.3 验证流程41-42
• 3.3.4 验证平台框架42-44
• 3.4 功能覆盖率收集44-47
• 3.4.1 功能覆盖率的概念44
• 3.4.2 功能覆盖率的收集44-46
• 3.4.3 功能覆盖率与随机验证的结合46-47
• 3.5 验证结果47-49
• 3.6 本章小结49-50
• 第四章 SoC系统整合验证50-63
• 4.1 完整SoC系统架构50-51
• 4.2 UART模块51-53
• 4.2.1 UART IP模块框架51-52
• 4.2.2 UART工作模式52-53
• 4.2.3 UART IP核接53
• 4.3 LDPC IP核wishbone接53-54
• 4.4 软件测试平台54-56
• 4.4.1 软件环境及开发工具54-55
• 4.4.2 SoC仿真流程55-56
• 4.5 仿真文件56-59
• 4.5.1 设备地址及参数配置文件56-57
• 4.5.2 编写Makefile文件57-58
• 4.5.3 链接脚本文件58
• 4.5.4 生成二进制可执行bin文件58-59
• 4.6 仿真结果59-62
• 4.7 本章小结62-63
• 第五章 SoC系统的FPGA下载原型验证63-78
• 5.1 SoC硬件验证系统的结构63-65
• 5.2 JTAG调试模块65-68
• 5.2.1 JTAG测试接.原理65-66
• 5.2.2 JTAG调试系统构架66-67
• 5.2.3 调试方法67-68
• 5.3 FPGA移植的SoC文件配置68-71
• 5.3.1 OpenRISC1200处理器文件的配置68-69
• 5.3.2 修改时钟产生模式69-70
• 5.3.3 修改存储模式70-71
• 5.4 SoC下载流程71-72
• 5.5 测试流程及结果72-76
• 5.6 本章小结76-78
• 第六章 总结与展望78-80
• 致谢80-81
• 参考文献81-84
• 攻硕期间取得的研究成果84-85

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本文编号：1075753