基于FPGA和ASIC实现的不同路由器结构的MPSoC比较

发布时间：2017-10-22 22:34

  本文关键词：基于FPGA和ASIC实现的不同路由器结构的MPSoC比较

  更多相关文章： 多核片上系统 片上网络 现场可编程门阵列 专用集成电路 面积 延时

【摘要】：随着工艺特征尺寸的缩进,为了进一步提高数据处理速度,多核片上系统(MPSoC)成为一种必然的选择。片上网络(NoC)作为多核片上系统的通信部分,其设计影响了整个系统的性能。本文研究了2种不同的片上网络设计,探讨了路由器结构的改变对MPSoC性能的影响。对于采用低延迟优化设计的路由器,通过ModelSim仿真得到数据帧的最优传输延迟减少了6倍。同时,分别完成了该MPSoC的FPGA和ASIC实现,基于实现结果定量分析了在0.13μm工艺尺寸下2种实现方式的面积和延时差距。结果表明,FPGA实现与ASIC实现的面积比率大约为29~33:1,延时比率大约为4.5~7.5:1。
【作者单位】： 中国科学院电子学研究所;中国科学院中国科学院大学;
【关键词】： 多核片上系统 片上网络 现场可编程门阵列 专用集成电路 面积 延时
【基金】：国家自然科学基金资助项目(61404140,61271149,61106033)
【分类号】：TN915.05
【正文快照】： 随着工艺特征尺寸的缩进,工作频率的提升,连线延时演变成为影响系统性能的关键因素。单核系统的数据处理速度与能力往往受到了连线延时的限制,使得系统的优化空间变得很小。为了进一步提高数据处理速度,多核片上系统(MPSo C)成为了一种必然的选择[1 2]。MPSo C通过并行处理的

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本文编号：1080435