宽带数字接收机信号处理平台设计

发布时间：2017-10-24 12:29

  本文关键词：宽带数字接收机信号处理平台设计

  更多相关文章： 数字接收机 数字下变频 数字信道化 高速串行Rapid IO

【摘要】：由于现代电子接收设备正处于越来越恶劣的电磁环境中,对接收系统的抗干扰性能提出了更高的要求,所以对于抗干扰能力和灵活性较差的模拟接收系统来说己经变得越来越不能适应。20世纪90年代开始,提出了软件无线电概念。但由于受到模数转换器(ADC)和数字信号处理(DSP)等技术发展水平的限制,研究数字接收机成了一种折中的方案。因此,研制高效的宽带数字接收机对于完成宽带通信接收系统的数字化改造,提高雷达、遥测等通信接收系统的性能,实现最终的软件无线电接收系统具有重要的意义。目前数字接收机方面的研究主要集中于扩展数字接收机的动态范围、高效的宽带数字下变频(DDC)技术、实时高效数字信道化技术以及数字相干解调技术等。而伴随FPGA性能的不断提升和ADC芯片的不断革新,数字接收机的综合表现正稳步提升,数字信号处理能力大幅提高。本文以单通道角跟踪接收机为研究背景,对数字接收机预处理技术DDC和数字信道化技术进行了深入的研究和探讨,本文主要内容如下:针对某研究所某波段的单通道单脉冲角跟踪接收机需求,设计出符合要求的数字接收机的硬件实现方案,并就各个部分进行介绍。数字接收机主要由高性能的ADC芯片AD9680、XILINX最新的旗舰FPGA产品以及性能强大的DSP芯片组成。采样率高达600MHz,前端处理的带宽为300MHz,分成16个信道同时进行检测和解调。AD和FPGA采用JESD204B高速链路技术进行数据通信,FPGA和后端的DSP互联是通过高速串行RapidIO实现,DSP主要工作是对其中的14个信道进行检测和跟踪。数字接收机中DDC功能实现在AD9680芯片中完成,同时分析了常用的两种DDC实现方法:低通滤波方法和多相滤波方法,AD9680中就是利用传统的低通滤波方法实现DDC功能。经仿真和板卡实测分析,AD9680中的DDC功能符合设计需求,将信号从中频正确的搬移到基带,并作两倍抽取后功能完备实现。同时就JESD204B传输协议和传输方案做了介绍,单通道传输速率为6.0Gbps。数字信道化实现在FPGA中完成,采用基于多相滤波结构的数字信道化模型,处理带宽是300MHz,每个信道宽度为18.75MHz。给出了FPGA中实现数字信道化的模块化设计,主要模块包括:抽取器、符号变换、通道滤波、二级混频以及FFT,并对FPGA占用资源进行分析,经MATLAB仿真和板卡实测,达到预定的设计需求。最后重点介绍了高速串行Rapid IO,介绍了协议构成以及实际使用中的一些关键因素,包括IP核的配置、时钟关系说明以及链路发送模块的设计,并简要对后端的DSP中的信号处理流程给予说明。
【关键词】：数字接收机 数字下变频 数字信道化 高速串行Rapid IO
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN851;TN911.7
【目录】：

• 摘要5-7
• ABSTRACT7-13
• 符号对照表13-14
• 缩略词对照表14-18
• 第一章 绪论18-26
• 1.1 研究背景和意义18-20
• 1.2 研究现状和发展趋势20-24
• 1.2.1 数字化技术发展现状20-22
• 1.2.2 国外数字接收机研究发展概况22-23
• 1.2.3 国Qg数字接收机研究发展概况23-24
• 1.3 论文的内容和安排24-26
• 第二章 数字接收机的原理及设计方案26-40
• 2.1 数字接收机工作原理26-30
• 2.1.1 和、差信号单通道合成27-28
• 2.1.2 角误差信号解调28-30
• 2.2 数字接收机的需求和方案30-33
• 2.2.1 数字接收机的设计需求30-31
• 2.2.2 数字接收机的技术要求和指标：31
• 2.2.3 数字接收机的实现方案31-33
• 2.3 芯片选型和功能33-39
• 2.4 本章小结39-40
• 第三章 AD设计和JESD204B通信40-58
• 3.1 高速数据传输40-41
• 3.1.1 高速数据传输概念40
• 3.1.2 高速串行传输方案40-41
• 3.2 ADC芯片性能测试41-42
• 3.3 数字正交下变频实现42-52
• 3.3.1 正交下变频的原理42-44
• 3.3.2 实现数字下变频的方法44-47
• 3.3.3 数字下变频的模块化设计47-48
• 3.3.4 数字下变频实现48-52
• 3.4 JESD204B链路协议52-56
• 3.5 本章小结56-58
• 第四章 多相滤波器组信道化接收机58-74
• 4.1 数字信道化基本概念58-60
• 4.1.1 数字信道化的概念58-59
• 4.1.2 复信号信道划分59-60
• 4.1.3 低通滤波实现信道化滤波器组60
• 4.2 信道化接收机的数学模型60-62
• 4.3 数字信道化的模块实现62-68
• 4.4 信道化接收机的FPGA仿真及实际测试结果68-73
• 4.4.1 信道划分68-69
• 4.4.2 MATLAB分析69-71
• 4.4.3 信道化模块自检功能实现71-72
• 4.4.4 板卡实际测试结果72-73
• 4.5 本章小结73-74
• 第五章 SRIO通信和DSP软件处理74-84
• 5.1 SRIO通信74-77
• 5.2 高速数据发送控制77-79
• 5.3 DSP软件处理79-82
• 5.3.1 检测方法选择79-80
• 5.3.2 信号检测的仿真80-82
• 5.3.3 信号带宽估计82
• 5.4 本章小结82-84
• 第六章 总结与展望84-86
• 6.1 本文工作总结84
• 6.2 工作展望84-86
• 参考文献86-88
• 致谢88-90
• 作者简介90-91

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本文编号：1088799