应用于FPGA的锁相环设计研究

发布时间：2017-10-25 15:12

  本文关键词：应用于FPGA的锁相环设计研究

  更多相关文章： FPGA 锁相环 鉴频鉴相器 电荷泵 压控振荡器 相位噪声

【摘要】：锁相环(phase-locked-loop,PLL)做为时钟管理模块的核心,能够通过频率合成产生满足各种需要的时钟频率,尤其是它具备输入抖动滤波、零延迟缓冲以及相位匹配等功能,对多相时钟域系统的发展提供了很大的帮助。随着FPGA芯片的功能越来越强大,为了使逻辑设计人员在基于FPGA的系统中构建最高性能和最强大的功能,在FPGA芯片上内置性能良好的锁相环是很有必要的。本文基于上述需求设计了一款应用于FPGA中的锁相环系统,该系统电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,该电路结构包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器以及数字分频器五大模块。其中,鉴频鉴相器在经典RS触发器式结构的基础上添加了可控的延迟,实现了在消除鉴相死区的同时缩短锁定时间;电荷泵在差分结构的两个输出端之间插入了一个单位增益的放大器,通过它的钳位作用使电压跟随,从而消除电荷共享效应;环路滤波器采用两个无源的一阶RC积分滤波器级联构成的二阶滤波器,很好地降低了毛刺的等级;压控振荡器采用四级差分单元环形结构,每级差分采用NMOS管组成的对称负载结构,具有良好的抗噪声干扰能力,并能输出一对正交信号,使其具有双倍的输出频率信号的功能;分频器由级联的触发器组成,通过使能信号控制分频的倍数,单个分频器的计数范围为1~64,能够实现1~64分频或倍频。最后对所设计的锁相环系统进行了仿真模拟,结果表明在1.1V的电源电压下能产生的400MHz~1440MHz的频率范围,在该频率范围下的的相位噪声为-87dBc/Hz@1MHz~-20dBc/Hz@1MHz,最大可以进行64分频和64*64倍频,满足实用化的要求,达到了设计指标。
【关键词】：FPGA 锁相环 鉴频鉴相器 电荷泵 压控振荡器 相位噪声
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN791;TN911.8
【目录】：

• 摘要5-6
• ABSTRACT6-12
• 符号对照表12-13
• 缩略语对照表13-16
• 第一章 绪论16-20
• 1.1 研究背景与意义16-17
• 1.2 国内外发展状况17-18
• 1.3 论文工作与章节安排18-20
• 第二章 锁相环系统工作机理20-28
• 2.1 锁相环结构与分类20-21
• 2.2 电荷泵锁相环工作原理21-22
• 2.3 电荷泵锁相环线性模型22-24
• 2.4 影响锁相环性能的因素24-25
• 2.5 引起输出产生毛刺的机制25-26
• 2.6 小结26-28
• 第三章 锁相环数字模块结构设计28-44
• 3.1 锁相环系统结构28-29
• 3.2 鉴频鉴相器结构设计29-35
• 3.2.1 鉴频鉴相器工作机制29-32
• 3.2.2 鉴频鉴相器性能参数32-33
• 3.2.3 鉴频鉴相器结构设计33
• 3.2.4 仿真结果与分析33-35
• 3.3 数字分频器结构设计35-43
• 3.3.1 数字分频器工作机制36-37
• 3.3.2 分频计数器设计及仿真分析37-43
• 3.4 小结43-44
• 第四章 锁相环模拟模块结构设计44-70
• 4.1 电荷泵结构设计44-51
• 4.1.1 电荷泵工作机制44-45
• 4.1.2 电荷泵设计中的非理想因素45-48
• 4.1.3 电荷泵结构设计48-50
• 4.1.4 仿真结果与分析50-51
• 4.2 环路滤波器结构设计51-56
• 4.2.1 滤波器工作机制52-53
• 4.2.2 环路滤波器结构设计53-54
• 4.2.3 仿真结果与分析54-56
• 4.3 压控振荡器结构设计56-66
• 4.3.1 压控振荡器工作机理56-57
• 4.3.2 压控振荡器的重要性能参数57-58
• 4.3.3 压控振荡器的对比选择58-61
• 4.3.4 压控振荡器结构设计61-64
• 4.3.5 压控振荡器仿真结果及分析64-66
• 4.4 快速启动电路66-68
• 4.5 小结68-70
• 第五章 锁相环性能仿真与结果分析70-76
• 第六章 结论和展望76-78
• 参考文献78-80
• 致谢80-82
• 作者简介82-83

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本文编号：1094279