高精度占空比低抖动锁相环设计

发布时间：2017-12-25 05:20

本文关键词：高精度占空比低抖动锁相环设计　出处：《国防科学技术大学》2015年硕士论文　论文类型：学位论文

【摘要】：SERDES是serializer(SER,并转串)和的deserializer(DES,串转并)的简称。SERDES以其良好的传输特点,广泛应用于通信系统中。锁相环作为SERDES电路系统中的一部分,其输出的时钟信号一方面可以用到发送和接收端,另一方面可以用来作为时钟恢复的时钟信号。随着工艺的提高,国内外SERDES的速度正在逐年增加,而SERDES的时钟信号由锁相环提供,所以高速度是锁相环的一个特点。除了高速度这一特点,相比于其他电路系统的锁相环,为了满足SERDES各个模块的误码率要求,锁相环提供的时钟信号必须抖动很低,所以低抖动也是SERDES中锁相环的一大特点。另一方面锁相环作为时钟恢复电路的一部分,为了满足时钟恢复电路的双边沿采样和相位的需求,多相位的提供和高精度占空比的提供也是SERDES中锁相环的两大特点。本文的主要工作如下。(1)为了设计一款低抖动的锁相环,本文先从锁相环的基本工作原理出发,构建出了锁相环每个主要模块的数学传递函数,包括闭环和开环,为锁相环的设计打下基础。另一方面分析了锁相环各个模块的噪声传递函数,分析了每个模块在噪声传递函数中的特点以及和锁相环带宽的关系,来选取锁相环的具体参数。(2)从锁相环的各个模块的非理想效应出发,针对各个模块的非理想效应,对每个模块提出了改进措施。其中对PFD的死区时间、鉴相范围进行了分析,设计了一款无死区、鉴相范围宽的PFD。CP的非理想效应比较多,其中主要有电荷共享、时钟馈通等,本文针对这些非理想效应,设计了一款电荷共享和时钟馈通效应都相对较小的CP。VCO是本文设计的一个重点部件,VCO的结构直接关系到时钟抖动、相位输出,因此本文设计了一款低抖动、四相位的VCO。(3)由于时钟恢复电路中有对时钟信号占空比为百分之五十的这一要求。本文在传统已有的占空比调节电路上,针对占空比调节电路可能偏离百分之五十的情况,设计了一款闭环的占空比调节电路,能很好的通过自动调节来输出一个占空比为百分之五十的时钟信号。同时针对占空比调节电路输入时钟信号频率的变化,在电路中增加了快速反应电路,提高了电路的反应速度。(4)版图作为电路设计完的工作,其设计直接关系到整个设计的性能和功能。本文针对版图设计可能存在的问题,对版图进行了匹配、避免栅锁效应以及保护环的设计。并通过仿真电路和版图验证了整个设计的功能和性能。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.8

【参考文献】