余数系统中余数基构建和数值缩放的研究

发布时间：2018-02-12 18:07

  本文关键词： 数字信号处理 余数系统 超大规模集成电路 余数基构建 数值缩放　出处：《电子科技大学》2014年硕士论文　论文类型：学位论文

【摘要】：随着摄像机、数码相机和智能电话等便携式电子设备的发展,对数字信号处理芯片的性能要求越来越高,高速和低功耗已经成为现代数字信号处理系统的两大重要指标。对于传统的数值表征系统,随着乘加运算模块数据位宽的增加,相应的进位延迟也会增加,然而传统的并行处理技术采用增加处理单元的方法,虽然达到减小时延的效果,但是会造成面积和功耗的增加。基于此,余数系统作为一种并行处理的数值表征系统在学界被广泛的应用。余数系统作为一个并行的处理系统,其有别于传统数值表征系统的地方在于它的无权重性与各余数通道之间的相互独立性。它通过把位宽较大的乘加运算分解成几个能同时处理的位宽较小的模运算来提高系统的运行速度,而不会增大面积和功耗的开销,因此余数系统在数字信号处理系统中具有巨大的应用潜力。余数基是研究余数系统中各类问题的基础,余数系统相关问题的研究都离不开余数基,它的具体形式决定了余数系统的复杂度。在数字信号处理系统中,大量的乘加运算将导致余数系统的动态范围急剧增加,余数系统的数值缩放能防止动态范围急剧增大,是避免数字信号处理运算溢出的主要方法。本文首先介绍了课题的研究背景和意义,然后总结了余数系统的相关理论,然后对余数系统中余数基构建和数值缩放两类问题进行了研究,具体研究内容如下:(1)基于余数基的动态范围利用率、并行度和平衡度三个方面分别对常见三模和四模余数基的性能进行了分析和比较,该方法仅从余数基的构建形式对余数基的性能进行评估;(2)提出一种新的余数基性能评估方法,该方法利用单位门模型基于余数基各分量模加法器的实现复杂度分别对常见三模和四模余数基的性能进行了分析和比较;(3)针对余数基{2 1,2,2 1}n n n??提出了一种新的缩放因子为2n的缩放算法及其VLSI实现结构,研究表明该缩放结构较文献[48]中的缩放结构具有更好的时延*面积性能;(4)针对余数基{2 1,2,2 1}n n n??提出了一种新的缩放因子为nn)12(2?的缩放算法及其VLSI实现结构,研究表明该缩放结构较文献[50]中的缩放结构在面积和时延上面都有很大的提升。
[Abstract]:With the development of portable electronic equipment such as camera , digital camera and smart phone , the performance of digital signal processing chip is more and more high , and high speed and low power consumption have become two important indexes of modern digital signal processing system .

【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TN911.72
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本文编号：1506234