基于EG LDPC码的快速译码器的FPGA设计与实现

发布时间：2018-03-17 22:22

  本文选题：LDPC　切入点：加权比特翻转算法　出处：《西北大学学报(自然科学版)》2014年06期 　论文类型：期刊论文

【摘要】：针对Euclidean Geometry(EG)-LDPC码码字的循环特性以及FWBF(fast weighted bit flipping)算法的算法结构设计高速LDPC译码器。具体实现方法如下:首先通过对RAM进行合理的划分,赋给不同的RAM相应的规则号和初始地址值保证数据的无冲突存取,然后通过向量化操作实现运算数据的高速存取。此外,校验式品质计算模块通过引入一种新型的树形搜索电路来降低该模块的功耗和延迟。最后,对EG255码采用5路并行模式,在Cyclone III EP3C120F780C7芯片上实现,信息吞吐量可达75.98Mbs,占用芯片逻辑资源不超过23%,RAM资源不超过4%。
[Abstract]:According to the cyclic characteristic of Euclidean Geometry(EG)-LDPC codeword and the algorithm structure of FWBF(fast weighted bit flippingalgorithm, a high speed LDPC decoder is designed. Assigned to different RAM corresponding rule numbers and initial address values to ensure non-conflict access to data, and then through vectorization operations to achieve high-speed access to operational data. A new type of tree search circuit is introduced to reduce the power consumption and delay of the module. Finally, the EG255 code is implemented on the Cyclone III EP3C120F780C7 chip in 5-channel parallel mode. The information throughput can reach 75.98 Mbsand the occupied chip logic resources are not more than 23 and RAM resources are not more than 4.
【作者单位】： 中国电子科技集团公司电子科学研究院;西安电子科技大学通信工程学院;
【基金】：国家自然科学基金资助项目(61072069) 教育部科学技术研究重点(重大)基金资助项目(2010ZX03002-005)
【分类号】：TN911.22
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本文编号：1626753