一款可综合全数字锁相环设计与分析

发布时间：2018-03-19 06:51

  本文选题：全数字锁相环　切入点：低抖动　出处：《计算机工程与科学》2015年11期 　论文类型：期刊论文

【摘要】：全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。
[Abstract]:The all-digital PLL ADPLL has high integration, flexible configuration and fast process portability. It can solve the problem that the passive device area is too large and the anti-noise ability is not strong in analog circuits. The bottleneck problems such as slow locking speed and poor portability of the process. In nanotechnology, the minimum delay time of the single-stage inverter has reached less than 10 PS. The jitter performance of all-digital phase-locked loop is greatly improved. An all-digital phase-locked loop structure for high performance microprocessor application is proposed, and the frequency domain modeling and noise analysis of the structure are carried out. The highest frequency can reach 2.4 GHz and the jitter performance reaches PS level.
【作者单位】： 上海高性能集成电路设计中心;
【基金】：2013年核高基“超级计算机处理器研发”课题(2013ZX01028-001-001-001)
【分类号】：TN911.8

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本文编号：1633284