全数字硬件化锁相环参数分析与设计

发布时间：2018-07-29 08:04

【摘要】：基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述。本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律。仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强。
[Abstract]:All digital hardware based on FPGA/ASIC has the advantages of full customization and parallelism. In order to implement the specified system performance with the minimum hardware resources, the performance index and implementation cost of the system need to be optimized. The performance index function of the full digital phase locked loop is the premise of the optimization design, however, it can not be finished in the s domain. In this paper, the performance index function of all digital hardware phase locked loop (PLL), which includes peak time, adjustment time and overshoot, is set up in the Z domain. It is pointed out that the performance degradation of the system is caused by the feedback delay one beat characteristic, and then the performance index degradation law of all digital hardware phase locked loop is described quantitatively. Simulation and experimental results are also described. It is shown that the degradation of peak time is weak, while the regulation time and the overshoot are similar. The contour lines degenerate into the parabola with the opening downward, and the coupling of the proportion and the integral coefficient is strengthened.
【作者单位】： 北京交通大学电气工程学院;
【基金】：博士点基金(20130009120032) 中央高校基本科研业务费(2013JBM084)资助项目
【分类号】：TN911.8

【参考文献】

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【共引文献】

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本文编号：2152041