基于多因子CSE算法的AESS-盒电路优化设计

发布时间：2018-10-26 19:16

【摘要】：针对高级加密标准(AES)S-盒优化,提出了一种新的多因子公共项消除(CSE)优化算法.多因子CSE算法通过对组合逻辑表达式中所含因子最多的公共项优先消除,以简化逻辑表达式,从而有效地减少S-盒电路结构中的GF(2^4)域乘法逆电路和映射矩阵电路的面积和时延.结果表明,多因子CSE算法具有计算速度快,优化效率高的特点.优化后的S-盒组合逻辑电路采用0.18μm CMOS工艺,设计出的S-盒面积-延时积比目前最小面积和最短延时的S-盒组合逻辑电路分别减少了10.32%和19.64%.
[Abstract]:A new multi-factor common item cancellation (CSE) optimization algorithm is proposed for the advanced encryption standard (AES) S- box optimization. The multifactor CSE algorithm simplifies the logical expression by eliminating the common item with the most factors in the combinational logic expression. Therefore, the area and delay of the GF (2 ^ 4) domain multiplication inverse circuit and the mapping matrix circuit in the S- box circuit structure are effectively reduced. The results show that the multi-factor CSE algorithm has the advantages of fast computing speed and high optimization efficiency. The optimized S- box combinational logic circuit adopts 0.18 渭 m CMOS technology. The designed S- box area-delay product is 10.32% and 19.64% less than that of the current S- box combinational logic circuit with minimum area and shortest delay, respectively.
【作者单位】： 南京航空航天大学电子信息工程学院;
【基金】：国家自然科学基金资助项目(No.61376025,No.61106018) 江苏省产学研前瞻性联合研究项目(No.BY2013003-11)
【分类号】：TN918.4

【参考文献】

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2 王沁;梁静;齐悦;;一种有效缩减AES算法S盒面积的组合逻辑优化设计[J];电子学报;2010年04期

【共引文献】

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本文编号：2296699