Verilog HDL语言的AES密码算法FPGA优化实现
【作者单位】: 衡阳师范学院计算机科学系;湖南大学信息科学与工程学院;
【基金】:国家自然科学基金资助项目(61133005) 湖南省教育厅青年资助项目(11B018) 湖南省博士后基金资助项目(897203005) 衡阳师范学院产学研基金项目(12CXYZ01)
【分类号】:TN918.4
【参考文献】
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【二级参考文献】
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相关博士学位论文 前10条
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4 章成e
本文编号:2542499
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