基于准循环双对角阵的LDPC码编码算法

发布时间：2020-01-19 08:37

【摘要】：针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。
【图文】：

分解形式,校验矩阵

矩阵Hbs中的一个元素，hi，j对应一个z×z维子矩阵;则准循环双对角LDPC码基本校验矩阵Hb的完整形式可表为Hb=h0，0h0，1…h0，kb－1h1，0h1，1…h1，kb－1…………hx，0hx，，1…hx，kb－1……………………hmb－1，0hmb－1，1…hmb－1，kb－1d－1鐤0鐤鐤d0000郪郪郪郪0000(3)2两类LDPC码编码算法研究2．1基于矩阵分解的LDPC编码算法通过将校验矩阵分解为如图1所示形式可简化编码算法［5］，编码后的码字c可看作由三部分组成，c=(m，pa，pb)，根据H·cT=0，可得:AmT+BpTa+TpTb=0(4)CmT+DpTa+EpTb=0(5)对等式(4)两边左乘以ET－1，并将其结果与式(5)相加可得，图1校验矩阵分解形式Fig．1Thedecompositionofparity-checkmatrix(ET－1A+C)mT+(ET－1B+D)pTa=0(6)令φ=ET－1B+D，联立式(4)和式(6)可得，pTa=φ－1(ET－1A+C)mT(7)pTb=T－1(AmT+BpTa)(8)其中，T是一个下三角矩阵，T－1的计算可以通过后向递推得到。根据上述矩阵分解编码方法，对式(3)所示校验矩阵进行分解，为保证T为下三角矩阵，分解后各子矩阵A，B，T，C，D，E的大小分别为z(mb－1)×z(kb－1)，z(mb－1)×z，z(mb－1)×z(mb－1)，z×z(kb－1)，z×z和z×z(mb－1)。2．2基于分项累加的递归编码算法文献［7］针对准循环双对角阵的LDPC码的结构特性，提出了分项累加递归编码算法，算法将码字c分成信息序列m和p两部分，再将m和p分解为kb和mb

校验矩阵,示例

z的置换单位矩阵，因此，将向量mj通过循环移位操作可以得到hi，jmj。以下以分项累加递归编码算法为基础，并以IEEE802．11n标准中的LDPC码为实例，描述准循环双角LDPC码编码器的设计。3IEEE802．11nLDPC编码器设计IEEE802．11n标准中的LDPC码共支持3种码长:648，1296和1944比特，每种码长下的编码并行度分别为27，54和81;并支持4种码率:1/2，2/3，3/4和5/6，即IEEE802．11n标准共支持12种不同的编码方式，对应12个不同的基本准校验矩阵。图2给出了码长为648比特，码率为1/2的LDPC码的基本校验矩阵。图2IEEE802．11nLDPC码基本校验矩阵示例Fig．2ExamplebasecheckmatrixofLDPCcodes基于分项累加递归编码算法，本文提出了一种适合IEEE802．11nLDPC码编码的部分并行编码结构，编码器总体结构如图3所示。所设计的编码器具有两个层次的并行性:一是根据每种编码方式下都具有并行度为z(z=27，54，81)的特点，对所有信息比特和校验比特的操作都以z比特为一组进行操作;二是针对LDPC码校验矩阵的结构特性，在对λi向量的计算上采用了行间并行列间串行的计算方式，共设计了mb个桶形循环移位器(barrelcyclicshift)，对应计算基本校验矩阵Hb的mb行，这种部分并行计算结构不同于文献［10］所提出的全并行编码结构，也区别于文献［11］所提出的低开销编码结构，在编码速率和硬件开销二者之间进行了较好的折中。整个编码过程主要包括两个步骤:第一步为通过桶形移位和异或操作得到p0;第二步为前向递归计算，计算时根据已计算出的校验向量pi，通过异或操作得到校验向量pi+1。编码过程中，首先从输入缓冲中读取z比特信息位，对该组的z比特信息位同时进行mb组桶形循环移位操作，将移位后所得?

【参考文献】