10Gbps高速串行信号均衡及调理电路的设计与实现

发布时间：2020-03-28 20:48

【摘要】：近年来,随着有线通信技术的不断发展,数据的传输速率也快速提高,在当今日益完善的信号处理技术面前,系统应对高速信号的处理能力已然成为评价系统性能的关键。为了达到高速通信的设计要求,串行接口(SerDes)技术逐渐代替了原始的并行总线技术,成为新兴的高速接口技术。SerDes(Serializer and Deserializer,SerDes)串行通信技术能够明显地增加I/O接口之间的信号通信速度,与此同时,较高的通信速率又带来很多问题,在系统设计中需要尤为注意。课题中的接收机(RX)是SerDes系统的接收模块,其主要功能是将接收到的信号重新采样、恢复,并且实现串并转换,如何提高接收端输出信号的信号完整性以及稳定性是本文的设计重点。本文主要针对10Gbps高速串行信号的接收机前端进行设计,从信道损耗和信号均衡入手,介绍了信号传输过程中的损耗原理,采用连续时间线性均衡器(CTLE)与判决反馈均衡器(DFE)相结合的均衡方式补偿信号中损耗的高频分量。对于幅度未知的信号采用幅度检测模块测量其幅度范围,对预期范围内的信号进行下一步处理。CTLE模块中通过MOS开关对内部零极点的控制,增益峰值位于5GHz耐奎斯特频率位置,以实现对高频信号的补偿,目标补偿量为10dB。CTLE模块中采用三级Boost模块级联的方式,每级四个零极点MOS开关共12个MOS开关共同调节零极点,CTLE模块在耐奎斯特频率下的直流增益覆盖(-6dB,7dB)的范围,Boost gain覆盖了(0dB,14dB)的范围。DFE采用半速率的设计方式,经过内部加法器、灵敏放大器的处理,对于输入为200mV随机差分信号,TT工艺角下输出波形眼图眼宽达到了90ps,眼高达到了158mV,眼图张开良好。幅度检测(LOS)模块经过内部两级比较器的判决处理对输出信号幅度进行筛选,幅度大于250mV的信号总能在总线上识别,而幅度小于50mV的信号不能被识别。课题采用SMIC 40nm CMOS工艺对所涉及的SerDes接收机前端电路进行版图设计。并且在文章结尾附上了对应的版图概图。
【图文】：

第四章 均衡器电路模块仿真由表中可知，仿真结果符合和预期要求，，在 Vamp≥250mV 时是否总能检测到总线上的信号，并且在 Vamp≤50mV 时总检测不到信号，LOS 模可以正常完成课题要求。其中具有代表性的仿真结果的波形如图 4.3 到 4.8 所示。（1）输入信号幅度为低压时（仿真当中取值为 50mV）1）在 SS 工艺角、高温 125℃、低压 0.99V 的 PVT 条件下输出波形图如下：

第四章 均衡器电路模块仿真由表中可知，仿真结果符合和预期要求，在 Vamp≥250mV 时是否总能检测到总线上的信号，并且在 Vamp≤50mV 时总检测不到信号，LOS 模可以正常完成课题要求。其中具有代表性的仿真结果的波形如图 4.3 到 4.8 所示。（1）输入信号幅度为低压时（仿真当中取值为 50mV）1）在 SS 工艺角、高温 125℃、低压 0.99V 的 PVT 条件下输出波形图如下：
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.7

【参考文献】

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本文编号：2604901