高性能数字锁相环高层次模型及电路技术研究

发布时间：2020-03-31 19:02

【摘要】：锁相环(Phased Locked Loop,PLL)是一种能够高效地对一定频率的信号的相位进行跟踪的负反馈控制闭环系统。近些年来,随着数字电路的迅猛发展,数字锁相环电路作为其中的重要组成部分得到了快速的发展和广泛的应用。相比于传统模拟锁相环,数字锁相环有更快的锁定时间、更好的稳定性、更佳的抗干扰能力以及易于移植。因此本文通过研究全数字锁相环的相关技术,建立高层次系统仿真模型并电路实现。本文主要工作内容:(1)分析了锁相环的工作原理和数学模型,采用Matlab仿真工具,由顶层到底层、模块化的实现方法,对电荷泵锁相环进行了建模和仿真验证,研究了相关参数对锁相环性能的影响。(2)分析了全数字锁相环(All digital Phased Locked Loop,ADPLL)的工作原理与电路技术,对比例积分结构的全数字锁相环的各个模块建立数学模型,推导了基于比例积分全数字锁相环的系统模型。仿真及验证了数字锁相环整体模型,研究了关键参数对锁相环性能的影响,仿真结果表明了基于比例积分控制的数字锁相环的锁定速度快和动态响应好的特点。(3)基于高层次模型,采用比例积分策略的控制方式实现了高性能全数字锁相环,在改变输入频率的情况下,可以通过调整环路模块中的比例积分参数,使锁相环进行锁定,拓宽了频率跟踪的范围。基于Quartus II软件完成了数字鉴相器、数字滤波器、数控振荡器以及整体结构的设计,编译和综合,完成了对该电路各个模块以及整体的功能仿真及分析。在FPGA开发平台上完成硬件测试,由于开发平台CMOS数据接口对输入输出频率的限制,论文重点在输入频率为100 MHz和200 MHz下测试验证了数字锁相环的性能。结果表明,当输入频率为200 MHz时,锁定时间为8.4?s,在1 MHz频偏处相噪为-109 dBc/Hz,在1 kHz频偏处相噪为-85 dBc/Hz;当输入频率为100 MHz时,锁定时间为10.1?s,在1 MHz频偏处相噪为-113 dBc/Hz,在1 kHz频偏处相噪为-98dBc/Hz。该锁相环电路具有稳定性好、锁定速度快、易于集成、控制灵活以及跟踪性能良好等优点。
【图文】：

章 锁相环的高层次模型超前于反馈信号，而 dn 端则输出低电平相反。它的鉴频功能比为 50%的不规则充，那么 up 和 dn 的情会忽略掉这个相差，生死区现象。为了避迟复位信号。

up 和 dn 的情况则相反。它的鉴频功能体现在，当参考信n 端输出平均占空比为 50%的不规则充电脉冲，而 up 端则率高于反馈信号时，那么 up 和 dn 的情况则相反。当 ref一般情况下鉴相器会忽略掉这个相差，这样就不会启动电复位，这样就会产生死区现象。为了避免这样的情况发生环节，这样可以延迟复位信号。图 4. 3 鉴相器建模示意图发器鉴频鉴相器的原理，结合第三章的分析，我们建立了 4.4 所示。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TP273;TN911.8

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本文编号：2609453