高性能小数分频模拟锁相环关键技术研究

发布时间：2020-04-03 21:41

【摘要】：锁相环的作用是使一个特殊系统跟踪另外一个系统,换句话说,是使振荡器产生的输出信号跟踪参考信号,最后使得两者在相位和频率上相等的电路。锁相环广泛应用于频率综合器,时钟数据恢复(CDR)和高性能数字电路等领域。随着集成电路器件制造尺寸的不断减小和电源电压不断降低,低电压、高频、低相位噪声和快速锁定成为锁相环研究的方向。同时由于小数分频锁相环可以克服整数分频锁相环分频比必须为整数的局限性,而被广泛使用。本文研究的锁相环电路主要用于频率综合器中。首先介绍了锁相环实现锁相功能的原理和子电路,介绍了组成锁相环的基本模块的工作方式和性能指标。接着从系统的角度,在环路锁定的条件下,将锁相环看作一个线性的负反馈系统,分析了环路在S域的稳定性和动态特性。将各个模块的传输函数代入,根据最大相位裕度的值求出滤波器的电阻电容值。然后在此基础上推导环路内部各噪声源到输出端的相位噪声传输函数,得到各个模块相位噪声的传输函数,以此来指导系统指标的选定。在系统分析之后,本文采用SMIC 0.18μm CMOS工艺对各个模块进行了具体的设计和优化。PFD电路采用数字触发器的状态机结构,增加了开关可控的延迟链,对延迟时间进行选择,以消除死区;CP电路采用钳位运放结构,减小非线性,同时采用可编程电流镜,可以改变充放电电流大小,调整环路带宽;滤波器采用三阶结构,更好抑制高频段的噪声;采用4位16个相同的电容阵列的LC结构的VCO可以实现宽频带的调谐范围和低相位噪声;分频器部分采用高速二分频结构输出正交I/Q信号,采用MASH1-1-1结构的?∑调制器实现小数分频功能。本文基于频率综合器设计了一款锁相环电路,采用SMIC0.18μmCMOS工艺,电源电压是1.8V,输入参考频率为40MHz,输出频率范围为4.85GHz到5.35GHz,通过高速二分频器可以输出2.43GHz到2.71GHz的正交I/Q信号输出。当输出频率为5.12GHz时,锁相环锁定时间小于65μs,1MHz频偏处,相位噪声为-119.02dBc/Hz。仿真得出的性能满足IEEE802.11a/b通信协议对频率综合器的要求。
【图文】：

幅频特性曲线,锁相环,相位噪声,幅频特性曲线

图3.9锁相环各模块相位噪声幅频特性曲线3.2.2 采用 ∑调试器的小数分频锁相环相位噪声分析Icp/2 Zlp(s)1 / N.FVCO2ref,ni2cp,nChargepumpLoopfilter2out,nKvco/sPFD /v2lp,n2vco,n2div,nDigitalModulator2sdm,nProgrammable Divider.F y[n]-.F.F图3.10采用数字 ∑调试器小数分频器锁相环噪声模型研究使用 ∑调试器的小数分频锁相环时，，除了上一小节提到的噪声类型外，还

幅频曲线,调试器,相位噪声,幅频曲线

最终贡献给输出端的相位噪声，我们利用图3.8的为 N。这样就可以得出 ∑调试器等效噪声源到环222,2sdm,( )( )1 ( ) ( )out sdmPFD VCO lfn PFD VCO lfK K Z sG sG s Ns K K Z s 式具有低通滤波特性。研究表明，N 阶 ∑调试器+N.20dB/dec 斜率跟随频率上升。三阶锁相环里该下降增益的带外噪声，四阶锁相环其会提供-60dB以若使用三阶 ∑调试器，则需要采用三阶环路滤据式（3-31）可以得出 ∑调试器量化噪声到环路图 3.11 所示。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.8

【参考文献】