高速LDPC译码器的设计及实现

发布时间：2020-08-01 15:59

【摘要】：分组码和卷积码是两种广泛应用于现代通信系统的信道编码方式,其中线性分组码是许多编码方案的基础。作为典型的线性分组码,LDPC(Low Density Parity Check code,低密度奇偶校验码)是一种性能逼近Shannon限的优秀纠错编/译码方案,具有极强的纠错和检错能力。同时,基于LDPC的编/译码器能够实现高吞吐率,在工程实践中有很高的应用价值,因而始终是业界研究热点之一。论文结合实际工程需求,研究了线性分组码及IEEE 802.16e协议中QC-LDPC(Quasi-Cyclic Low-Density Parity-Check)的编/译码原理,并引入双向图表示法。在对现有主流的多种LDPC译码算法进行研究分析后,搭建了包含编码、加噪、量化及译码功能在内的LDPC仿真系统,通过大量仿真对比了各种算法的性能指标,最终选择归一化最小和译码算法作为实现方案。论文在利用仿真系统确定译码器各个参数指标的基础上,基于Xilinx Kintex-7开发板对译码器进行了FPGA硬件实现。整个译码器内核包含校验节点处理模块、变量节点处理模块及缓冲模块等,为了提高时钟利用率采用优化译码算法的方式,以两帧码字为单位输入,再按校验矩阵行来分块的部分并行结构同时更新96个校验节点,并且在各模块之间完全流水的结构,通过预设RAM读写地址等方式大大减少了译码拍数。采用各层之间相对移位的方式减少资源消耗,并且在译码器内核模块前后各加入一个数据缓存模块以保证输入输出数据的连续性。仿真及实验结果证明,论文设计、实现的LDPC译码器工作时钟频率在固定迭代次数为8次的情况下可以达到250MHz,吞吐率达750Mbps,能够在获得较好译码性能的同时将占用的硬件资源控制在合理的范围内,满足项目要求。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TN911.22
【图文】：

曲线图,曲线图,译码,对数域

THc 。向量时，表示译码成功，以该值作为最后译码结果果正确或者当 t 达到最初设定最大值时，结束译码，算法虽然概率域和积译码算法相较于对数域和积译码算现，但同时也引入了正切函数计算，为了进一步简34]。对数域和积译码算法步骤 3 改为如下公式所可知， f ( x )的曲线图如图 3-2 所示，由图中可知所以有 ' ' '' ''1 1 1\min minjn n ni j i j i ji ii R i f f f 10

对比图,译码算法,校验信息,概率

' '' '' '''' '''''1 11\ \1 1 11\\1 1\\1\12 tanh tanh212 tanh log log tanh2j jjjjjjn n njii j i ji R i i R in ni j i ji R ii R in ni j i ji R ii R ini ji R iL rf f ''' '''11 1\minminjni jin ni j i jii R if f （最小和译码算法与和概率域和积译码算法校验信息取值对比，近似处理的最小和译码算法中校验信息与概率域和积译码算本一致，但取值偏大，存在一定误差。4最小和译码算法和积译码算法

对比图,译码算法,校验信息,归一化

（3-20）图3-4为归一化系数 =0.8时归一化最小和译码算法与概率域和积译码算法校验信息取值对比图，对比图 3-3 与图 3-4 可知，相比于最小和译码算法，引入归一化因子后，归一化最小和译码算法的校验信息与概率域和积译码算法的校验信息近似程度更高，从一定程度上修正了近似处理带来的算法误差。0 5 10 15 20 25 30 35 40-4-3-2-101234xuiju=0.8归一化最小和译码算法和积译码算法图 3-4 概率域和积译码算法与归一化最小和译码算法校验信息对比图3.3 系统仿真分析在硬件实现之前需要用计算机仿真工具对预先设计的方案进行仿真分析，通过分析影响系统性能主要因素的仿真结果，来确定系统参数。包括不同调制方式，不同译码算法，不同迭代次数，不同归一化因子等误码率分析。由于本文采用IEEE802.16e 协议中的 QC-LDPC 编码方式

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