高精度锁相环抖动测量电路的研究与设计

发布时间：2020-08-11 09:20

【摘要】：锁相环(Phase Locked Loop,PLL)在模拟与数字通信系统中已成为不可缺少的基本电路,广泛应用在高速通信系统和系统芯片(System on Chip,SoC)等领域,由此,PLL的测试变得尤为重要。依靠测试仪器的传统PLL测试方案测试成本高、测量精度低,无法满足大规模测试需求。基于内建自测试(Built-in Self-test,BIST)的PLL测量技术应运而生,能够很好的解决这些问题。而抖动是片上时钟最重要的时钟参数,在各种时钟特性中,对抖动的测量是用来评估时钟特性中最有效的一种,高精度抖动测量电路成为目前PLL测试领域的研究热点。本文在综述了PLL、抖动和高精度抖动测量电路三个部分的基础上,针对目前欠采样电路存在的抖动提取方式精度低和测量误差大等缺陷,设计了一款基于边沿对齐的抖动提取技术,以跳变过渡区的边沿位代替实际边沿位,实现高精度抖动测量的目的。同时针对传统抖动测量方案测量成分单一的问题,将边沿对齐的思想运用到周期抖动和长周期抖动的测量中,提出了一款高精度抖动测量电路。该电路在周期抖动测量模式下,将采样输出信号中的不稳定跳变过渡区按照其边沿位对齐,得到被测信号的周期抖动的抖动值;在长周期抖动测量模式下,采用插值采样器,增加采样点提高采样率,同时测量计数器提供一个固定周期,将采样输出信号中的跳变过渡区边沿和固定周期信号边沿对齐并分析处理,得到被测信号长周期抖动的抖动值。两种测量模式复用采样和统计处理等部分电路,在没有过多硬件开销的前提下,能够实现多种抖动类型的测量。针对本文提出的高精度抖动测量电路,通过标准数字设计流程,使用SMIC 40nm LL工艺库,实现测量电路的前后端设计。前仿真验证了电路功能的正确性,后仿真分析了测量分辨率、待测时钟频率和抖动值对测量精度的影响。仿真结果表明:针对多组测试数据,周期抖动测量平均误差是2.81%,长周期抖动测量的平均误差是3.67%。面积为2448um~2,功耗为0.37mW,满足设计需求。
【学位授予单位】：南京邮电大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.8
【图文】：

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硕士研究生学位论文第四章高精度锁相环抖动测量高良品率等布线的优化工作则是衡量布线质量的重：形式验证用来验证在电路实现过程中，设计逻辑和使用 Synopsys 公司的 Formality 工具验证，对综合后级网表进行验证，仿真结果显示电路逻辑均等价。系列后端流程，包括时序分析、物理实现和物理验积为 50.21x49.48μm2，功耗 0.37mW。由于电路本身分析如下：建立时间裕量 53.49ps（最差工作条件下下），因此电路的时序能够满足要求。

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（b）放大后跳变过渡区图 4.3 采样电路仿真波形提取电路仿真波形如图 4.4 所示。从中可以清晰的看出抖动提取控制器对不稳定跳变位的边沿位选取处理，同时可以看出控制器对溢出位的处理。稳定 0 状态既是初始状态，也是等待状态。当采样输出信号 Q 出现第一个 0-1 跳变时，计数器 B 和计数器 A 结束复位，相继开始计数。跳变区边沿位信号 CDF_en 在第一个 0-1 跳变处拉高。当计数器 B 和计数器 A 的计数值均满 64 时，结束计数，电路进入从稳定 1 状态。当电路检测到第一个 1-0 跳变位时，计数器 B 开始计数，计数器 B 计数满 64 后，计数器 A 开始计数，计数器 A 计数满 64 后结束计数，电路进入稳定 0 状态。此时，若是在计数器 A 计数范围内检测到跳变位，则 CDF_en在计数器 A 的边沿拉高，否则在计数器 B 的边沿拉高，如图中虚线部分所示。

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【参考文献】