多径瑞利信道下通信信号调制方式识别算法研究及FPGA实现
发布时间：2020-10-27 14:20
现代社会的发展速度快,科技的发展更是日新月异,科技的发展必然伴随信息的交换,信息的交换需要通信技术的支持,因此通信技术快速发展,支撑其他产业的发展。通信信号的调制识别已经取得了很多的成果,但是大多数的方法只能针对特定的调制方式进行检测,具有很大的局限性。同时,大多数的通信信号调制方式识别的特征提取使用的是传统的模式识别方法,需要人工进行通信信号的特征的提取,这需要消耗很大的工作量。本文从基于决策论的特征提取调制识别算法和深度学习网络着手,研究通信信号调制识别算法的机理和实现方法,以及FPGA平台结构下的算法实现。本文首先对有涉及到的15种通信信号调制方式进行了分析说明,15种通信信号分别为ASK信号,PSK信号,FSK信号,OFDM信号,QAM信号和MSK信号,分析了这15种通信信号的调制特征。之后,通过对基于决策论的特征提取调制识别算法和深度学习卷积神经网络的研究,成功在较高信噪比下使用基于决策论的特征提取算法对通信信号进行了调制方式识别,实验表明此算法在信噪比比较高的环境下取得了很好的成果,但是在信噪比较低的环境下,基于决策论的特征提取调制识别算法的性能急剧下降。因此,本文提出了两种不同应用场景下的卷积神经网络结构。实验结果表明,网络层数更深的结构对信噪比的敏感性较低,但是计算量较大,网络层数相对较少的结构计算量较小,并且能在信噪比大于5d B时对信号进行高精度识别。并与其它同类信道的算法进行了对比,其它算法在信道影响低于本算法的情况下,识别率均低于本文算法。最后,用Open CL平台对九层卷积神经网络进行实现,对Open CL的卷积池化模块,全局平均池化模块,全连接模块的Open CL内核结构进行设计,将算法结构并行化,加快算法运行速度,对比FPGA算法移植结果与Python程序算法仿真结果进行,两种体系结构下算法实现结果误差为0,量化误差不足以影响分类结果。算法实现结果在FPGA量化误差内,实现零误差FPGA算法移植。
【学位单位】：哈尔滨工业大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN911.3
【部分图文】：
哈尔滨工业大学工程硕士学位论文 FPGA 的 OpenCL 开发环境E5_NetFPGA 是 Altera DE5 板上 Net_FPGA[47]平台的开源 端口NetFPGA 为网络研究人员提供了一个强大的开放式平台来构建复杂用。它包括两个主要项目：高速网络数据包生成器和高速网络参考两者都具有以下特点：（1）Stratix V GX FPGA，具有 622000 个逻高达 8GB DDR3 SO-DIMM SDRAM（2）快速主机到 FPGA 数据传I Express 接口（3）10G Base-R 高速以太网接口。DE5-Net 专为要求高端应用而设计，采用顶级的 Altera Stratix V GX，为业界提供最级集成和灵活性。因此本文 FPGA 的 OpenCL 开发环境选择在 De5。实物图如图 4-7 所示。
卷积池化模块1的资源占用
图 4-9 卷积池化模块 2 的资源占用图 4-10 卷积池化模块 3 的资源占用由于本次采用的卷积网络的卷积层选择的是“padding=same”计算，即输入数据的结构和输出数据的结构保持不变，而本次采用的卷积核的卷积核尺寸为 1*4 的卷积核，所以输入数据和输出数据的前后部分都需要补零，以保证输出数据的结构保持不变，从图 4-8、4-9、4-10 中可以看到第一个卷积核占用的资源较大，是因为输入数据初始结构，在前后端需要计算保证补零数据相同，所以在资源占比方面比其他内核的资源占比大，而且，将卷积池化两方面组合起来的计算式较为复杂，因而增加了 8%的资源占用，这个 8%
【参考文献】
本文编号：2858636
【学位单位】：哈尔滨工业大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN911.3
【部分图文】：
哈尔滨工业大学工程硕士学位论文 FPGA 的 OpenCL 开发环境E5_NetFPGA 是 Altera DE5 板上 Net_FPGA[47]平台的开源 端口NetFPGA 为网络研究人员提供了一个强大的开放式平台来构建复杂用。它包括两个主要项目：高速网络数据包生成器和高速网络参考两者都具有以下特点：（1）Stratix V GX FPGA，具有 622000 个逻高达 8GB DDR3 SO-DIMM SDRAM（2）快速主机到 FPGA 数据传I Express 接口（3）10G Base-R 高速以太网接口。DE5-Net 专为要求高端应用而设计，采用顶级的 Altera Stratix V GX，为业界提供最级集成和灵活性。因此本文 FPGA 的 OpenCL 开发环境选择在 De5。实物图如图 4-7 所示。
卷积池化模块1的资源占用
图 4-9 卷积池化模块 2 的资源占用图 4-10 卷积池化模块 3 的资源占用由于本次采用的卷积网络的卷积层选择的是“padding=same”计算，即输入数据的结构和输出数据的结构保持不变，而本次采用的卷积核的卷积核尺寸为 1*4 的卷积核，所以输入数据和输出数据的前后部分都需要补零，以保证输出数据的结构保持不变，从图 4-8、4-9、4-10 中可以看到第一个卷积核占用的资源较大，是因为输入数据初始结构，在前后端需要计算保证补零数据相同，所以在资源占比方面比其他内核的资源占比大，而且，将卷积池化两方面组合起来的计算式较为复杂，因而增加了 8%的资源占用，这个 8%
【参考文献】
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1 彭新显;基于OpenCL并行加速算法研究及其FPGA实现[D];武汉工程大学;2014年
本文编号：2858636
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