面向5G标准的低延时LDPC编码器设计

发布时间：2020-12-28 02:26

　　针对5G标准中对低延时和编码灵活性的要求,本文提出了一种高并行度的低密度奇偶校验（Low-Density Parky-Check,LDPC）码编码算法并设计了相应的硬件结构。编码算法对校验位的计算流程进行了改进,通过将对应5G标准中校验矩阵单对角和双对角结构的不同编码步骤并行化提高了运算速度。在硬件结构上一方面设计了多路并行的运算结构通过同时求解多个编码步骤降低了处理时延,另一方面灵活的结构设计使其可以有效地支持5 G不同场景下对码长和码率的要求,并通过分组计算校验位实现了对递增冗余的HARQ （IR-HARQ）方案的支持。仿真结果表明,在200 MHz的系统时钟频率下,本设计的信息吞吐量可达35 Gbps。 

【文章来源】：信号处理. 2020年02期 北大核心

【文章页数】：9 页

【参考文献】：
期刊论文
[1]10Gbps LDPC编码器的FPGA设计[J]. 袁瑞佳,白宝明,童胜.  电子与信息学报. 2011(12)
[2]800Mbps准循环LDPC码译码器的FPGA实现[J]. 张仲明,许拔,杨军,张尔扬.  信号处理. 2010(02)

硕士论文
[1]码率兼容的LDPC编译码器设计与实现[D]. 刘齐.电子科技大学 2019
[2]5G通信系统中LDPC编译码器的设计与实现[D]. 白薇.西安电子科技大学 2018



本文编号：2942959