多码长码率兼容的多元LDPC码及编码器设计

发布时间：2021-01-07 19:13

　　为适应海上无线通信信道的时变特性,突破多元LDPC码长码率不兼容的技术现状,构造一种多码长码率兼容的多元LDPC码,可以实现在多种码长、多种码率间的相互兼容,并完成编码器的设计.借鉴5G二元LDPC码校验矩阵的特殊结构并将其扩展至伽罗华域,设计的多元LDPC码在兼容多码长码率的同时,又拥有优秀译码性能和较低的硬件实现复杂度.该设计在Xilinx xc7k325tffg900-2芯片上进行实现,采用部分并行的编码方式,兼顾编码效率和硬件开销,可以实现五种信息位长和五种码率间灵活切换.工作时钟频率可达370 MHz,在该时钟频率下编码器吞吐率最高可达601.8 Mbps. 

【文章来源】：微电子学与计算机. 2020,37(04)北大核心

【文章页数】：5 页

【部分图文】：

多元LDPC码基矩阵散点图

有限域乘法在FPGA中使用查找表实现,如图7所示.将输入数据data1和data2分别在ROMA中进行查表,将结果在八元域内做加法运算,并将加法运算结果在ROMB中进行查表,得到的结果就是data1和data2在八元域内相乘的结果.而伽罗华域的加法运算则可等效为按位异或运算,如图7加法模块所示.有限域除法运算可以转化为乘法运实现,这是由于GF(23)中除0之外的所有的元乘法构成一个群,因此有限域除法运算可以通过存储除数的逆元,将除法运算转换成乘法运算.编码器由输入的码长控制信号来确定循环移位矩阵Z的大小,从而控制循环移位乘法器内循环次数和查找表结果,实现不同码长间的灵活切换;由输入的码率控制信号改变不同循环乘法器的输出使能,实现不同码率间的相互兼容.

编码器整体结构如图5所示,包含编码模块1和编码模块2两个编码模块.编码模块1对应校验矩阵内核的编码工作,由4个循环移位乘法器A模块和一个校验位计算模块组成,循环移位乘法器A用来计算矩阵A与信息比特矢量转置uT乘积的结果λ0,λ1,λ2,λ3,并将结果输入至校验位计算模块,校验位计算模块根据矩阵D,的对应关系,计算出p0,p1,p2,p3,四个校验矢量.图5 编码器整体结构图

【参考文献】：
期刊论文
[1]构造速率兼容多元LDPC码的扩展方法[J]. 穆锡金,李华安,白宝明.  清华大学学报(自然科学版). 2018(03)
[2]基于FPGA的多速率LDPC编码器和译码器设计与实现[J]. 张萌.  现代导航. 2018(01)
[3]一种改进的基于有限域的准循环LDPC码设计方法[J]. 徐华.  微电子学与计算机. 2014(10)
[4]基于准循环双对角阵的LDPC码编码算法[J]. 刘冬培,刘衡竹,张波涛.  国防科技大学学报. 2014(02)



本文编号：2963090