2.56GHz低抖动CMOS集成锁相环的设计
发布时间：2021-04-07 05:41
设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真,后仿真结果表明该锁相环芯片性能指标良好:工作电压1.8 V,调频范围为1.24～2.95 GHz,输出时钟中心频率为2.56 GHz,锁定时间小于2μs,相位抖动约为1.7 ps。
【文章来源】：电子设计工程. 2020,28(16)
【文章页数】：6 页
【部分图文】：
锁相环（PLL）系统构成
压控振荡器VCO作为锁相环中最核心的模块，决定着工作频率范围。考虑到实际频率需求以及LC-VCO的面积大、调频范围小[5-6]，本设计采用环形VCO结构。此外，由于单端环形振荡器噪声较大的缺点，设计中的振荡器采用了能够抑制共模噪声的差分环形结构，该差分环形振荡器由三级差分延时单元和偏置电路两部分组成。由三级差分延时单元构成的环形VCO结构如图2所示，其实质依然是一个负反馈系统。对于负反馈系统，其在频率ωosc处振荡的必要条件是满足巴克豪森判据[1-4]。因此，对于由延时单元构成的环形VCO，其延时单元的最小级数为3。对于具有N级延时单元的环形VCO，其振荡频率为fosc=1/（2N·TD），其中TD=RC为每一级的延时[3]。为了获得更大的振荡频率，综合考虑功耗、面积等因素，延时单元的级数N不宜取得大，故本设计采取了最少的3级环形结构。设每一级延时单元的放大倍数为A0,-3 d B带宽为ω0，根据巴克豪森判据列方程可求得每一级延时单元的放大倍数
由三级差分延时单元构成的环形VCO结构如图2所示，其实质依然是一个负反馈系统。对于负反馈系统，其在频率ωosc处振荡的必要条件是满足巴克豪森判据[1-4]。因此，对于由延时单元构成的环形VCO，其延时单元的最小级数为3。对于具有N级延时单元的环形VCO，其振荡频率为fosc=1/（2N·TD），其中TD=RC为每一级的延时[3]。为了获得更大的振荡频率，综合考虑功耗、面积等因素，延时单元的级数N不宜取得大，故本设计采取了最少的3级环形结构。设每一级延时单元的放大倍数为A0,-3 d B带宽为ω0，根据巴克豪森判据列方程可求得每一级延时单元的放大倍数构成环形VCO的差分延时单元内部电路如图3所示，由一对输入差分管（M5、M6）、尾电流管（M7）和两个对称负载组成。其中对称负载包含两个大小相同PMOS管（M1&M2,M3&M4），一个PMOS管（M1,M4）采用二极管连接，另一个PMOS管（M2,M3）的栅极接控制电压VC，通过改变控制电压VC来改变对称负载等效电阻的大小，以获得不同的延时，进而实现频率可控[9,12]。
【参考文献】：
期刊论文
[1]A Self-Biased Low-Jitter Process-Insensitive Phase-Locked Loop for 1.25Gb/s-6.25Gb/s SerDes[J]. YUAN Hengzhou,GUO Yang,LIU Yao,LIANG Bin,GUO Qiancheng. Chinese Journal of Electronics. 2018(05)
[2]用于高速CMOS图像传感器的锁相环模块[J]. 刘戈扬,李明,祝晓笑,吴治军,张靖. 半导体光电. 2018(04)
[3]一种基于0.18μm CMOS工艺的电荷泵锁相环[J]. 葛彬杰,李琰,俞航,冯晓星. 微电子学. 2018(02)
[4]高性能集成锁相环中低失配电荷泵的设计[J]. 施展,余隽,唐祯安,蔡泓,冯冲. 电子与信息学报. 2017(06)
[5]一种基于标准CMOS工艺实现的锁相环电路[J]. 鲍进华,吕荫学,李博,曾传滨,毕津顺,罗家俊. 电子设计工程. 2016(02)
[6]新能源发电系统中并网逆变装置的锁相技术研究[J]. 刘乐,冉成科,张贵涛. 微电机. 2014(06)
博士论文
[1]ATLAS液氩量能器前端读出系统Phase-Ⅰ升级的光纤数据传输ASIC设计[D]. 李筱婷.华中师范大学 2014
硕士论文
[1]一种低噪声CMOS电荷泵锁相环的研究与设计[D]. 崔文婷.哈尔滨工业大学 2017
[2]低噪声宽频率输出抗SET锁相环设计与实现[D]. 宋意良.国防科学技术大学 2016
[3]一种新型电荷泵锁相环电路的设计[D]. 白杨.北京工业大学 2015
[4]2.4GHz锁相环关键技术和设计方法的研究[D]. 朱丽丽.西安电子科技大学 2013
本文编号：3122913
【文章来源】：电子设计工程. 2020,28(16)
【文章页数】：6 页
【部分图文】：
锁相环（PLL）系统构成
压控振荡器VCO作为锁相环中最核心的模块，决定着工作频率范围。考虑到实际频率需求以及LC-VCO的面积大、调频范围小[5-6]，本设计采用环形VCO结构。此外，由于单端环形振荡器噪声较大的缺点，设计中的振荡器采用了能够抑制共模噪声的差分环形结构，该差分环形振荡器由三级差分延时单元和偏置电路两部分组成。由三级差分延时单元构成的环形VCO结构如图2所示，其实质依然是一个负反馈系统。对于负反馈系统，其在频率ωosc处振荡的必要条件是满足巴克豪森判据[1-4]。因此，对于由延时单元构成的环形VCO，其延时单元的最小级数为3。对于具有N级延时单元的环形VCO，其振荡频率为fosc=1/（2N·TD），其中TD=RC为每一级的延时[3]。为了获得更大的振荡频率，综合考虑功耗、面积等因素，延时单元的级数N不宜取得大，故本设计采取了最少的3级环形结构。设每一级延时单元的放大倍数为A0,-3 d B带宽为ω0，根据巴克豪森判据列方程可求得每一级延时单元的放大倍数
由三级差分延时单元构成的环形VCO结构如图2所示，其实质依然是一个负反馈系统。对于负反馈系统，其在频率ωosc处振荡的必要条件是满足巴克豪森判据[1-4]。因此，对于由延时单元构成的环形VCO，其延时单元的最小级数为3。对于具有N级延时单元的环形VCO，其振荡频率为fosc=1/（2N·TD），其中TD=RC为每一级的延时[3]。为了获得更大的振荡频率，综合考虑功耗、面积等因素，延时单元的级数N不宜取得大，故本设计采取了最少的3级环形结构。设每一级延时单元的放大倍数为A0,-3 d B带宽为ω0，根据巴克豪森判据列方程可求得每一级延时单元的放大倍数构成环形VCO的差分延时单元内部电路如图3所示，由一对输入差分管（M5、M6）、尾电流管（M7）和两个对称负载组成。其中对称负载包含两个大小相同PMOS管（M1&M2,M3&M4），一个PMOS管（M1,M4）采用二极管连接，另一个PMOS管（M2,M3）的栅极接控制电压VC，通过改变控制电压VC来改变对称负载等效电阻的大小，以获得不同的延时，进而实现频率可控[9,12]。
【参考文献】：
期刊论文
[1]A Self-Biased Low-Jitter Process-Insensitive Phase-Locked Loop for 1.25Gb/s-6.25Gb/s SerDes[J]. YUAN Hengzhou,GUO Yang,LIU Yao,LIANG Bin,GUO Qiancheng. Chinese Journal of Electronics. 2018(05)
[2]用于高速CMOS图像传感器的锁相环模块[J]. 刘戈扬,李明,祝晓笑,吴治军,张靖. 半导体光电. 2018(04)
[3]一种基于0.18μm CMOS工艺的电荷泵锁相环[J]. 葛彬杰,李琰,俞航,冯晓星. 微电子学. 2018(02)
[4]高性能集成锁相环中低失配电荷泵的设计[J]. 施展,余隽,唐祯安,蔡泓,冯冲. 电子与信息学报. 2017(06)
[5]一种基于标准CMOS工艺实现的锁相环电路[J]. 鲍进华,吕荫学,李博,曾传滨,毕津顺,罗家俊. 电子设计工程. 2016(02)
[6]新能源发电系统中并网逆变装置的锁相技术研究[J]. 刘乐,冉成科,张贵涛. 微电机. 2014(06)
博士论文
[1]ATLAS液氩量能器前端读出系统Phase-Ⅰ升级的光纤数据传输ASIC设计[D]. 李筱婷.华中师范大学 2014
硕士论文
[1]一种低噪声CMOS电荷泵锁相环的研究与设计[D]. 崔文婷.哈尔滨工业大学 2017
[2]低噪声宽频率输出抗SET锁相环设计与实现[D]. 宋意良.国防科学技术大学 2016
[3]一种新型电荷泵锁相环电路的设计[D]. 白杨.北京工业大学 2015
[4]2.4GHz锁相环关键技术和设计方法的研究[D]. 朱丽丽.西安电子科技大学 2013
本文编号：3122913
本文链接：https://www.wllwen.com/kejilunwen/wltx/3122913.html
