一种用于开关电容阵列采样时钟控制的延迟锁相环

发布时间：2021-04-18 05:24

　　本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路。该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nm CMOS工艺,完成了电路设计与仿真;仿真结果表明在典型1 ns相位延迟下,输出时钟相位延迟均值为0.999 ns,相位延迟抖动为18.61ps,可应用于给开关电容阵列提供稳定的采样时钟。 

【文章来源】：中国集成电路. 2020,29(09)

【文章页数】：7 页

【部分图文】：

2 DLL相位延迟抖动

工作原理：一般情况下，当外部参考时钟ref＿clk输入给DLL电路时，DLL电路会通过鉴频鉴相器对输入参考时钟ref＿clk和经过延时链延迟的最后一级输出时钟vcdl＿clk进行相位比较，然后产生一对互补的UP和DN的脉冲信号，控制电荷泵电路的开关，对环路滤波电容进行充放电，产生控制延时链延迟大小的控制电压Vctrl，进而改变输出时钟vcdl＿clk的延时，直至输出时钟vcdl＿clk和输入参考时钟ref＿clk正好相差一个时钟周期，DLL电路进入锁定状态。2 电路设计

(3）数字鉴相器的类别。它又可以分为异或门鉴相器、JK触发器鉴相器和三态鉴频鉴相器三种结构；其中，三态鉴频鉴相器同时具有鉴频鉴相功能，鉴相线性范围大，捕获时间短，应用广泛，其图2显示了一种由两个D触发器和一个与门组成的传统三态数字PFD的基本结构。(4）传统三态数字PFD工作原理及其存在的问题。

【参考文献】：
期刊论文
[1]基于高频延迟锁相环的高性能电荷泵的设计与研究[J]. 于建华,李嘉.  中国集成电路. 2018(06)
[2]Application of the DRS4 chip for GHz waveform digitizing circuits[J]. 杨海波,苏弘,孔洁,成科,陈金达,杜成明,张惊蛰.  Chinese Physics C. 2015(05)

博士论文
[1]基于开关电容阵列的高速波形数字化ASIC研究[D]. 秦家军.中国科学技术大学 2018
[2]ATLAS液氩量能器前端读出系统Phase-Ⅰ升级的光纤数据传输ASIC设计[D]. 李筱婷.华中师范大学 2014

硕士论文
[1]一种应用于TDC的倍频延迟锁相环电路设计[D]. 张昆鹏.东南大学 2018
[2]一种应用于TDC的低抖动延迟锁相环电路设计[D]. 张有志.东南大学 2017
[3]高精度多相时钟发生器研究与设计[D]. 程代州.电子科技大学 2017
[4]模拟延时单元集成电路设计[D]. 曹裕荣.东南大学 2016



本文编号：3144893