基于概率计算的超高速全并行Turbo码译码芯片ASIC实现

发布时间：2017-04-23 15:09

  本文关键词：基于概率计算的超高速全并行Turbo码译码芯片ASIC实现，，由笔耕文化传播整理发布。

【摘要】：Turbo码作为信道编译码方案目前被广泛应用于第三代、第四代以及后续的移动通信应用中,为提高Turbo码译码的性能,可以考虑使用概率计算即使用随机序列来表示数据进而设计Turbo码译码算法和架构。本文以基于概率计算进行设计的全并行Turbo码译码架构为基础进行译码芯片的ASIC设计实现并流片。本文使用Synopsys公司与Mentor公司的相关EDA工具,结合Turbo码译码芯片的ASIC实现对芯片的前端综合、后端物理设计和芯片验证相关技术进行了探索研究,并详细阐述了Turbo码译码芯片前端综合与后端物理实现过程,同时对物理实现完成后的版图进行了相关规则验证与时序后仿真。逻辑综合部分对工艺库与设计约束作了重点分析和说明,并给出了译码芯片经过HDL代码优化后的综合方案和对综合结果的分析;后端物理设计过程中,深入研究了译码芯片的布图规划、电源网络规划、时钟树设计和芯片布线,并简要描述了译码芯片的布局、版图生成以及ECO布线过程;芯片验证部分分别讨论了译码芯片的前端形式验证、后端形式验证、静态时序分析与芯片版图完成后的Antenna/DRC/LVS规则检查,最后对译码芯片进行了时序后仿真以确保芯片在功能和时序上的正确性。在Turbo译码器的ASIC实现过程中,本文结合Synopsys的相关EDA工具对ASIC设计和实现涉及的相关重要知识点进行了总结和分析。此外,还建立了一套完整的基于SMIC130nm工艺的前端综合与物理实现的设计流程和相应Tcl脚本,具体包括逻辑综合、版图实现、版图物理验证、静态时序分析、形式验证和时序后仿真等。这套流程和脚本将为后期其他ASIC芯片设计项目的开发提供参考范例和思路,缩短项目开发时间。最终流片生产的译码芯片相关参数如下:译码芯片基于概率计算,采用MAX-LOG-MAP算法,译码并行度为全并行,译码码长可选,为40到384一共44种可选码长,采用SMIC130nm 1P8M1TM CMOS工艺,规模为百万门级,芯片面积为23.8mm2,译码时钟频率默认工作在100MHz,经仿真测试极限频率可达200MHz。
【关键词】：全并行 Turbo译码 逻辑综合 物理实现 芯片验证
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.22
【目录】：

• 摘要5-6
• ABSTRACT6-16
• 缩略词表16-19
• 第一章 绪论19-27
• 1.1 ASIC设计发展及现状19-21
• 1.1.1 ASIC设计简介19-20
• 1.1.2 ASIC设计现状20-21
• 1.2 Turbo码译码概述21-25
• 1.2.1 Turbo码译码基本原理21-24
• 1.2.2 Turbo译码的发展及挑战24
• 1.2.3 概率计算简介及其在Turbo码译码中的应用24-25
• 1.3 论文背景及本人工作25-26
• 1.3.1 论文课题来源25
• 1.3.2 本人承担主要工作25-26
• 1.4 论文组织结构26-27
• 第二章 Turbo译码芯片设计概述27-41
• 2.1 基于标准单元的ASIC设计流程27-33
• 2.1.1 ASIC前端设计流程27-29
• 2.1.2 ASIC后端设计流程29-31
• 2.1.3 Turbo译码芯片使用的EDA工具31-33
• 2.2 Turbo译码芯片概述33-40
• 2.2.1 选用工艺库介绍33
• 2.2.2 STA基本概念介绍33-36
• 2.2.3 Turbo译码芯片说明36-40
• 2.3 本章小结40-41
• 第三章 Turbo译码芯片逻辑综合设计41-63
• 3.1 逻辑综合介绍41-49
• 3.1.1 逻辑综合概述41
• 3.1.2 逻辑综合库说明41-42
• 3.1.3 设计环境及约束介绍42-49
• 3.2 芯片逻辑综合流程49
• 3.3 Turbo译码芯片综合49-62
• 3.3.1 Turbo译码芯片HDL优化50-53
• 3.3.2 Turbo译码芯片综合过程53-60
• 3.3.3 综合结果分析60-62
• 3.4 本章小结62-63
• 第四章 Turbo译码芯片物理实现63-91
• 4.1 译码芯片布图规划63-74
• 4.1.1 译码芯片初始规划63-70
• 4.1.2 译码芯片电源网络规划70-74
• 4.2 译码芯片布局74-75
• 4.3 芯片时钟树设计75-80
• 4.3.1 时钟网络设计介绍76-78
• 4.3.2 译码芯片时钟树设计78-80
• 4.4 译码芯片的布线80-90
• 4.4.1 芯片布线介绍80-81
• 4.4.2 天线效应与信号完整性81-82
• 4.4.3 译码芯片的布线实现82-86
• 4.4.4 译码芯片版图生成86-90
• 4.5 本章小结90-91
• 第五章 Turbo译码芯片形式验证和时序验证91-106
• 5.1 译码芯片形式验证91-99
• 5.1.1 形式验证介绍91-93
• 5.1.2 芯片形式验证93-99
• 5.2 译码芯片时序验证99-105
• 5.2.1 静态时序分析常用术语介绍99-101
• 5.2.2 译码芯片寄生RC参数提取101-102
• 5.2.3 译码芯片静态时序分析102-105
• 5.3 本章小结105-106
• 第六章 Turbo译码芯片版图验证106-113
• 6.1 Antenna天线效应检查106-107
• 6.2 DRC设计规则检查107-109
• 6.3 LVS电路规则检查109-112
• 6.4 本章小结112-113
• 第七章 Turbo译码芯片时序仿真113-128
• 7.1 芯片时序仿真介绍113-116
• 7.1.1 芯片时序仿真架构平台113-114
• 7.1.2 VCS仿真介绍114-115
• 7.1.3 负时序阈值说明115-116
• 7.2 译码芯片时序仿真116-127
• 7.2.1 译码芯片仿真环境搭建117-120
• 7.2.2 芯片时序仿真结果分析120-127
• 7.3 本章总结127-128
• 第八章 总结与展望128-129
• 8.1 论文工作总结128
• 8.2 下一步工作展望128-129
• 致谢129-130
• 参考文献130-133
• 附录1 Turbo译码芯片设计框图133-139
• 附录2 芯片各端.位置摆放139-144
• 攻读硕士学位期间取得的成果144-145
• 学位论文评审后修改说明表145-146
• 学位论文答辩后勘误修订说明表146-147

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本文编号：322586