高速信号处理存储传输一体化硬件平台设计与实现

发布时间：2017-04-24 16:16

  本文关键词：高速信号处理存储传输一体化硬件平台设计与实现，由笔耕文化传播整理发布。

【摘要】：本文设计了一种小尺寸、高性价比、通用性强的高速信号处理存储传输系统,采用1片Spartan-6系列FPGA作主控,1片Kintex-7系列FPGA作信号处理,信号处理用FPGA兼容多个型号以满足不同领域对资源要求。主控单元支持512Mbit DDR2缓存和512Mbit Nor Flash,可在Microblaze软核运行linux进行控制管理;处理单元支持主串、JTAG等多种加载方式,8GB DDR3缓存,同时采用FMC标准分离I/O,可扩展AD/DA、射频等功能;此外该板采用灵活多路选择时钟方案,具有丰富传输接口(支持10/100/1000M以太网、40Gbps QSFP+、3Gbps USB3.0、串口)。首先,描述各领域对高速信号处理、存储、传输的要求,介绍当前处理器、存储器、总线技术发展,列举领先信号处理平台厂商产品特点,引出设计该硬件平台意义。然后,针对通信、雷达等领域应用场景(MIMO、OFDM等)提出高速信号板的功能和性能需求,由此设计系统硬件架构(包括模块间数据流向,控制关系,板卡时钟如何分配),在此基础上确定核心器件型号、信号板的机械结构,评估了极限工作下功耗,进行了散热设计。接着,设计FPGA、USB控制器、以太网PHY、存储器、时钟等各功能模块具体电路并最终设计整板的电源,确定高速PCB层叠、布局、布线约束以保证信号完整性。最后,对板卡各功能模块进行测试,重点介绍测试的软硬件环境、存储传输接口的测试方法,测试结果表明千兆以太网MAC层正常,DDR2等效频率达625MHz,DDR3等效频率达1066MHz,光口速率达40Gbps,USB速率达640Mbps。论文设计的硬件平台具有强大信号处理能力、缓存能力,具备通用、高带宽接口,而且配置灵活,扩展方便,成本低廉,可应用于MIMO、高速光网络、相控阵雷达等领域算法验证,应用前景广阔。
【关键词】：小尺寸 通用性 高速 存储 传输
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN911.7
【目录】：

• 摘要5-6
• ABSTRACT6-17
• 第一章 绪论17-21
• 1.1 研究背景及意义17-19
• 1.2 研究内容与安排19-21
• 第二章 高速信号处理板关键技术现状21-27
• 2.1 引言21
• 2.2 板级电源架构21-22
• 2.2.1 分布式电源21
• 2.2.2 中间总线电源21-22
• 2.3 板级时钟技术22-24
• 2.4 高速总线技术24-26
• 2.4.1 片内总线24
• 2.4.2 片间总线24-25
• 2.4.3 板间总线25-26
• 2.5 小结26-27
• 第三章 高速信号处理板需求分析27-32
• 3.1 引言27
• 3.2 系统功能需求27-30
• 3.2.1 接.需求28-29
• 3.2.2 时钟需求29
• 3.2.3 控制及管理需求29-30
• 3.3 系统性能需求30-31
• 3.3.1 资源及处理能力需求30
• 3.3.2 时钟性能需求30-31
• 3.3.3 工作环境需求31
• 3.4 小结31-32
• 第四章 高速信号处理板总体设计32-52
• 4.1 引言32
• 4.2 系统硬件架构32-40
• 4.2.1 模块间数据流向关系33-34
• 4.2.2 模块间控制关系34-36
• 4.2.3 系统时钟方案36-37
• 4.2.4 辅助功能模块37-40
• 4.3 核心器件的选型40-46
• 4.3.1 config FPGA40-42
• 4.3.2 主FPGA42-43
• 4.3.3 OCXO43
• 4.3.4 存储器43-45
• 4.3.5 以太网PHY45-46
• 4.3.6 USB3.0 控制器46
• 4.4 板卡结构46-47
• 4.5 整板功耗评估47-49
• 4.6 散热设计49-51
• 4.7 小结51-52
• 第五章 高速信号处理板具体实现52-92
• 5.1 引言52
• 5.2 主控模块实现52-58
• 5.2.1 config FPGA的配置52-54
• 5.2.2 config FPGA的I/O设计54-56
• 5.2.3 复位控制56-58
• 5.3 信号处理模块实现58-65
• 5.3.1 主FPGA的配置58-61
• 5.3.2 主FPGA的I/O设计61-65
• 5.4 信号存储模块实现65-68
• 5.4.1 DDR265-66
• 5.4.2 DDR366-68
• 5.5 信号传输模块实现68-72
• 5.5.1 USB3.068-71
• 5.5.2 QSFP+光模块71-72
• 5.6 以太网模块实现72-75
• 5.7 时钟模块实现75-81
• 5.7.1 时钟产生电路75-78
• 5.7.2 时钟分配电路78-81
• 5.8 电源模块实现81-86
• 5.8.1 电源芯片选型81-83
• 5.8.2 电源架构83-84
• 5.8.3 开关机设计84-85
• 5.8.4 上电时序控制85-86
• 5.9 信号板PCB实现86-91
• 5.9.1 层叠结构87-88
• 5.9.2 芯片的布局88-89
• 5.9.3 布线约束89-91
• 5.10小结91-92
• 第六章 硬件的测试与分析92-114
• 6.1 引言92
• 6.2 调试平台与测试环境92-93
• 6.3 功能与性能测试93-112
• 6.3.1 供电模块测试93-94
• 6.3.2 时钟模块测试94
• 6.3.3 系统配置模块测试94
• 6.3.4 FMC接.测试94-97
• 6.3.5 以太网接.测试97-98
• 6.3.6 存储模块测试98-102
• 6.3.7 USB3.0 接.测试102-109
• 6.3.8 光.测试109-110
• 6.3.9 UART测试110-112
• 6.4 可靠性测试与分析112-113
• 6.5 小结113-114
• 第七章 结束语114-116
• 7.1 本文主要贡献114
• 7.2 下一步工作建议114-116
• 致谢116-117
• 参考文献117-119
• 个人简历119-120
• 攻读硕士学位期间的研究成果120-121

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