基于FPGA的多路CPRI测试系统设计与实现

发布时间：2021-07-24 19:06

　　近年来随着移动通信的发展,5G的相关技术指标也在逐步研究、完善中。在未来5G网络中,为实现网络的高速接入,天线端将采用大规模天线技术（Massive MIMO）的方式阵列,此时基带处理单元（Building Base band Unit,BBU）与射频拉远单元（Radio Remote Unit,RRU）之间的数据传输若仍采用过去的单路通用公共无线电接口（Common Public Radio Interface,CPRI）,则无法满足庞大数据量与传输速率的需求。基于此,本文采用多路CPRI接口,通过多路光纤连接使用FPGA模拟的BBU发送端与RRU接收端,整体模拟基站的数据传输以满足未来需求。本文采用FPGA、GTX高速收发器、CPRI协议等设备及接口协议,设计了一种模拟基站基带传输的误码率测试方案。首先选用相应开发板及芯片,针对基站中BBU侧发射端,选用递增数和伪随机信号做BBU侧的源数据,并对CPRI组帧模块、GTX发送模块以及时钟生成模块进行了设计和整体的硬件实现与调试,验证了9.8Gbps线速率下CPRI发送端实现的可能性并保证了时钟精度控制在合理的抖动范围之内。然后针对基站... 

【文章来源】：哈尔滨工程大学黑龙江省 211工程院校

【文章页数】：76 页

【学位级别】：硕士

【部分图文】：

递增数源硬件实现图

图 3.8 PRBS7 启动时序图此时得到的串行数据并不能直接发到 I 路或 Q 路，原因在于 I 路和 Q 路均是并行 15位的数据，因此需要进行串并转换操作，使得串行数据 prbs_out 经变换后可以发送到 I路与 Q 路，串并转换硬件实现如图 3.9 所示。图 3.9 串并转换硬件实现图中 clk_15x 为并行序列的时钟，同时也为 IQ 序列的采样时钟，其时钟频率为30.72MHz。而 clk 为串行序列的时钟，这里设置时钟频率为 460.8MHz(30.72MHz 的 15

第 3 章 BBU 源发射端的实现串行数据 prbs_out。图 3.8 PRBS7 启动时序图此时得到的串行数据并不能直接发到 I 路或 Q 路，原因在于 I 路和 Q 路均是并行 15位的数据，因此需要进行串并转换操作，使得串行数据 prbs_out 经变换后可以发送到 I路与 Q 路，串并转换硬件实现如图 3.9 所示。

【参考文献】：
期刊论文
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[3]5G第三阶段测试即将开始[J]. 程琳琳.  通信世界. 2018(02)
[4]从前瞻性提案到促进统一 高通全方位加速3GPP 5G标准进程[J]. 刁兴玲.  通信世界. 2017(29)
[5]我国5G测试已“小学”毕业 第三阶段测试即将开启[J]. 程琳琳,黄海峰.  通信世界. 2017(27)
[6]BBU池部署策略研究[J]. 罗清,黄冕.  邮电设计技术. 2017(09)
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[9]4G通信技术发展看5G[J]. 潘兵.  通讯世界. 2017(14)
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硕士论文
[1]基于CPRI协议的FPGA高速数据接口模块设计与实现[D]. 王艳秋.北京邮电大学 2014
[2]CPRI接口模块的硬件设计与实现[D]. 张国强.北京邮电大学 2014
[3]万兆以太网CPRI分组传输硬件设计与实现[D]. 李亚斌.电子科技大学 2012



本文编号：3301248