抗干扰数据链终端频率综合器系统设计与实现
发布时间：2021-08-07 11:45
为提高数据链的抗干扰性能,采用了实时控制模块与直接数字合成模块相结合的方案设计并实现了一种频率综合器系统。实时控制模块使用FPGA根据抗干扰数据链的工作环境生成相关的工作参数,完成现场控制;直接数字合成模块以AD9915为核心,根据实时控制模块的控制参数,实现频率的跳变。在数据时序与时钟时序的良好配合下,各功能寄存器得到了有效配置,相关数据的读取和写入功能得到了正常实现。试验结果表明,该系统稳定可靠,具有较好的应用价值。
【文章来源】：自动化与仪表. 2020,35(11)
【文章页数】：5 页
【部分图文】：
终端频率综合器系统设计框图
CFR1控制功能寄存器共32 bit，对应为[0:31]。[0]位用于确认串行模式下的输入输出端口为高位优先（MSB）或低位优先（LSB);[1]位用于确认串行通信数据的工作模式为3线通信（专有数据输入针脚SDI和输出针脚SDO）或2线通信（SDIO针脚兼顾读写）；[3]位用于配置外部掉电情况，在此置1;[5]位用于确认是否使用外部参考时钟，在此置0;[6]位用于确认DAC的掉电功能，在此置0;[7]位用于确认内部数字电路时钟是否有效，在此置0;[8]位确认OSK的使能情况，在此置1;[9]位确认外部OSK的使能情况，在此置0;[11]位确认DDS的相位累加器处于正常工作模式，在此置0;[12]位确认数字斜坡发生器处于正常工作模式，在此置0;[14]位确认DDS累加器处于正常工作模式，在此置0;[17]位控制32针端口输入数据的更新情况，在此置0。2)Profile寄存器DDS模块中使用了16个Profile寄存器，对应地址从0x0B至0x1A。其中，8个Profile寄存器（0x0B,0x0D,0x0F,0x11,0x13,0x15,0x17,0x19）用于存储8个单音频率，每个寄存器可以直接写入32位[31:0]的频率控制字。另外8个Profile寄存器（0x0C,0x0E,0x10,0x12,0x14,0x16,0x18,0x1A）包含与Profile引脚设置相关的相位偏移和幅度参数，每个寄存器为32位宽，前16位用于控制相位，中间12位用于控制幅度，最后4位为空。必须注意的是，为了使能Profile模式，CFR2寄存器中的Profile模式使能位（0x01[23]）设置为1。
串行数据配置过程主要包括2个阶段。(1)命令数据配置，将相应的命令写入DDS模块寄存器中。命令数据包括了目标寄存器的地址以及相应的读或写操作。(2)专门的写入过程，将数据值从串行端口的控制器写入串行端口的缓冲器中。写入过程的字节长度由目标寄存器决定。以控制功能寄存器2为例，对其地址0x01进行访问时，写入过程中的传输字节数量为4。数据在对应时钟周期的上跳沿进行写入寄存器。完成2个阶段的数据配置后，DDS模块的串行控制器将写入命令字节开始下一个配置周期。在一个配置周期结束后，遗留在缓冲器中的配置数据无法有效，需要通过IO＿update针脚进行更新，从而将缓冲器中的配置数据发送到目标寄存器。IO＿update针脚的更新通常在一个配置周期完成后进行一次。
【参考文献】：
期刊论文
[1]无人机中继测控数据链设计[J]. 杨晨. 现代电子技术. 2020(14)
[2]基于共形相控阵天线的弹载数据链抗干扰研究[J]. 贾龙龙,赵波. 电子质量. 2020(03)
[3]基于AD9914的信号发生器的设计及实现[J]. 王权. 通信技术. 2019(09)
[4]Link-16数据链的智能干扰技术分析[J]. 王海龙,王建业,张颖,成钊. 火力与指挥控制. 2017(12)
[5]无人机数据链系统抗干扰性能评估方法研究[J]. 闫云斌,崔雪炜,王永川,李永科. 海军工程大学学报. 2017(05)
[6]战术数据链支撑环境建模方法研究[J]. 代森强,余毅敏. 现代电子技术. 2016(21)
[7]弹载数据链抗干扰性能分析[J]. 吕卫华,徐大专. 南京航空航天大学学报. 2015(03)
本文编号：3327739
【文章来源】：自动化与仪表. 2020,35(11)
【文章页数】：5 页
【部分图文】：
终端频率综合器系统设计框图
CFR1控制功能寄存器共32 bit，对应为[0:31]。[0]位用于确认串行模式下的输入输出端口为高位优先（MSB）或低位优先（LSB);[1]位用于确认串行通信数据的工作模式为3线通信（专有数据输入针脚SDI和输出针脚SDO）或2线通信（SDIO针脚兼顾读写）；[3]位用于配置外部掉电情况，在此置1;[5]位用于确认是否使用外部参考时钟，在此置0;[6]位用于确认DAC的掉电功能，在此置0;[7]位用于确认内部数字电路时钟是否有效，在此置0;[8]位确认OSK的使能情况，在此置1;[9]位确认外部OSK的使能情况，在此置0;[11]位确认DDS的相位累加器处于正常工作模式，在此置0;[12]位确认数字斜坡发生器处于正常工作模式，在此置0;[14]位确认DDS累加器处于正常工作模式，在此置0;[17]位控制32针端口输入数据的更新情况，在此置0。2)Profile寄存器DDS模块中使用了16个Profile寄存器，对应地址从0x0B至0x1A。其中，8个Profile寄存器（0x0B,0x0D,0x0F,0x11,0x13,0x15,0x17,0x19）用于存储8个单音频率，每个寄存器可以直接写入32位[31:0]的频率控制字。另外8个Profile寄存器（0x0C,0x0E,0x10,0x12,0x14,0x16,0x18,0x1A）包含与Profile引脚设置相关的相位偏移和幅度参数，每个寄存器为32位宽，前16位用于控制相位，中间12位用于控制幅度，最后4位为空。必须注意的是，为了使能Profile模式，CFR2寄存器中的Profile模式使能位（0x01[23]）设置为1。
串行数据配置过程主要包括2个阶段。(1)命令数据配置，将相应的命令写入DDS模块寄存器中。命令数据包括了目标寄存器的地址以及相应的读或写操作。(2)专门的写入过程，将数据值从串行端口的控制器写入串行端口的缓冲器中。写入过程的字节长度由目标寄存器决定。以控制功能寄存器2为例，对其地址0x01进行访问时，写入过程中的传输字节数量为4。数据在对应时钟周期的上跳沿进行写入寄存器。完成2个阶段的数据配置后，DDS模块的串行控制器将写入命令字节开始下一个配置周期。在一个配置周期结束后，遗留在缓冲器中的配置数据无法有效，需要通过IO＿update针脚进行更新，从而将缓冲器中的配置数据发送到目标寄存器。IO＿update针脚的更新通常在一个配置周期完成后进行一次。
【参考文献】：
期刊论文
[1]无人机中继测控数据链设计[J]. 杨晨. 现代电子技术. 2020(14)
[2]基于共形相控阵天线的弹载数据链抗干扰研究[J]. 贾龙龙,赵波. 电子质量. 2020(03)
[3]基于AD9914的信号发生器的设计及实现[J]. 王权. 通信技术. 2019(09)
[4]Link-16数据链的智能干扰技术分析[J]. 王海龙,王建业,张颖,成钊. 火力与指挥控制. 2017(12)
[5]无人机数据链系统抗干扰性能评估方法研究[J]. 闫云斌,崔雪炜,王永川,李永科. 海军工程大学学报. 2017(05)
[6]战术数据链支撑环境建模方法研究[J]. 代森强,余毅敏. 现代电子技术. 2016(21)
[7]弹载数据链抗干扰性能分析[J]. 吕卫华,徐大专. 南京航空航天大学学报. 2015(03)
本文编号：3327739
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