基于FPGA的低资源极化码SC译码架构研究与实现

发布时间：2021-08-18 21:03

　　针对无线传感器网络中对资源消耗及成本敏感的应用场景,研究并提出了一种基于FPGA的低资源极化码连续删除（Successive Cancellation,SC）译码架构。该译码架构采用同级计算单元串行运算,不同级计算单元并行运算,不同组译码数据并行处理的方式,通过减少计算单元（Processing Element,PE）个数、复用寄存器存储资源提升硬件资源利用率,复用译码延迟提升吞吐率。通过Xilinx xc7vx330t综合结果分析,该译码架构在码长为N=128时译码最高时钟频率为220.444 MHz,吞吐率为89.86 Mb/s,与树型SC译码架构相比,计算单元利用率提升了14.67倍,在主要硬件资源指标查找表（Look-Up-Table,LUT）和触发器（Filp-Flop,FF）上分别节省了74.22%和62.1%。 

【文章来源】：电子技术应用. 2020,46(09)

【文章页数】：6 页

【部分图文】：

N=8时传统SC译码架构LR数据流图

低资源的极化码SC译码硬件架构如图3所示，主要由计算单元PE、寄存器组regs、冻结比特ROM、部分和反馈、控制逻辑5个功能模块组成，接下来分别对这5个模块进行详细介绍，其中PE2～PE0表示第2级计算单元至第0级计算单元，regs2～regs0表示与相应级的计算单元相对应的存储单元，控制逻辑中的n表示译码过程中的级索引，i表示在第n级的译码比特索引，起始位置从0开始。图3 低资源的极化码SC译码硬件架构

低资源的极化码SC译码硬件架构

【参考文献】：
期刊论文
[1]极化码译码算法的改进与FPGA实现[J]. 夏阁淞,葛万成.  通信技术. 2019(11)
[2]低资源消耗多边类型LDPC码译码器的FPGA实现[J]. 谢东福,王琳,陈平平.  应用科学学报. 2010(06)
[3]无线传感器网络信道编码技术研究[J]. 詹伟,李琳.  计算机与数字工程. 2009(07)

硕士论文
[1]应用于无线传感器网络的LDPC码研究及实现[D]. 许永富.哈尔滨工业大学 2010



本文编号：3350623